研究課題
基盤研究(C)
平成16年度においては、リング発振器の適用可能範囲を広げるため、PLLを含んだ周波数シンセサイザとしての位相ノイズの抑制について研究を行った。その結果得られた主な成果は、整数PLLにおける従来のものより位相ノイズをよく低減するループフィルタの設計方法の提案と、分数PLLにおける位相ノイズをシェービングするアプローチの提案の2点である。整数PLLにおけるループフィルタの設計においては、チャージポンプ出力をインパルスによって近似することにより、ループ帯域幅を広く取ることができた。その結果、リング発振器が発生する位相ノイズを最もよく抑制するループフィルタを精度良く設計することができた。分数PLLにおいては、毎回変化する分周数をどのように算出するかといった問題が発生する。本研究は進化論的アルゴリズムを用いることにより、最適に近い分周数列を求めた。平成17年度においては、提案しているリング発振器および位相比較器、チャージポンプ、V/I変換器などを組み込んだICの試作を行った。VDECのIC試作サービスを用いた。現在は試作したICによる評価環境を構築しているところである。また、提案したリング発振器を用いた受信装置に用いられることが予想されるスイッチトキャパシタによるポリフェーズフィルタに対する基礎的な研究を行った。まずはシミュレーションにより、所望の性能が得られることを確認するとともに、高次のフィルタになった際の、定次フィルタへの分解方法について一方法を見出した。そして提案型のポリフェーズフィルタをブレッドボード上で実現して、その実用性について実証するとともに、素子のパラメータに対するフィルタ特性への影響の感度に対する考察を行った。
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電気学会研究会資料電子回路研究会 ETC-05-40
ページ: 11-16
The Papers of Technical Meeting on Electronic Circuits, IEE Japan ECT-06
