| 研究概要 |
近年の大規模集積回路(VLSI)は,高性能ハイエンドマイクロプロセッサにおいて数十億個のトランジスタが集積できるまでに微細化技術が発展してきている.これらは,モジュールやIPコアといったある機能でまとまった形でチップの一部の領域を占めている.プリント基板上でも1チップ上でもシステムのアーキテクチャはほぼ同じで,そのシステムを制御するCPUが存在し,各機能ブロックや内部メモリのデータ転送や制御を行う.
各ブロックはデータのやり取りのため,ある幅を持つ配線の束,すなわちバス,で接続されている.データ転送頻度と占有面積の効率のよい共通バス形式では,CPUの負担を軽くするためDMA方式が取られていたが,この方式にも改善の余地があり,前年度までに多値回路を活用した新しいパケット転送を模したデータ転送方式を提案し,シミュレーションによりその効果を実証してきた.
本年度は,さらなる高性能化のアプローチとして多値回路の高性能化を目指した.すなわち,アナログ回路等でオペアンプやメモリのセンスアンプ等,利得の高い増幅器として使用されている差動増幅器(差動対回路)に着目し,これを多値入力の識別およびスイッチングに活用することで高性能化を図っている「多値差動ロジック」にっいて研究をさらに推し進めた.低消費電力化のために演算時にのみ電流源をアクティブにする動的電流源制御や,仮想接地の役目をするゲート容量を挿入することで貫通パスのないダイナミック電流源を提案し,その有用性を示してきた.また,特にバスで問題となると考えられる近接配線に伴うクロストークに起因するノイズ除去機能を持った新しい回路方式も提案し,チップ上でその効果を明らかにした.
これらの成果は,チップ内高速データ転送のみならず,演算回路の高性能化等に活用が可能であるため,本課題の研究結果は,他の集積回路技術に広く水平展開できるものと考えられる.
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