| 研究概要 |
平成16年度は以下の項目に関する研究開発を実施した.
1.提案するCounter Tree Diagram(CTD)に基づく冗長2進加算器の自動合成手法を開発した.開発した手法では,まず,(i)冗長2進加算アルゴリズムを統一的に表現したCTDの各変数を2値に符号化する.このとき,各変数の符号化には,最低限のビット数を割り当てる手法を用いた.次に,(ii)冗長加算アルゴリズムのCTD表現を2値論理に変換し,(iii)得られた2値論理をハードウェアアルゴリズム記述言語(Hardware Description Language : HDL)のコードで記述する.HDLコードへの変換の際には,最小論理和形で表したCTDの論理関数を,テクノロジに依存しない論理演算子と信号代入文を用いて記述した.最後に,(iv)得られたHDLコードを論理合成ツールに入力して回路構造を合成する.(i)から(iii)の手順をC++言語を用いて実装し,それらと(iv)で用いる論理合成ソフトウェア(Synopsys社Design Compiler)を組み合わせることで,2値論理回路で実装される冗長2進加算器の系統的な合成を実現した.
2.開発した手法を用いて冗長2進加算器の合成実験を実施し,得られた結果から提案手法の有効性を明らかにした.開発ならびに実験には,平成16年度に計上したパーソナルコンピュータを使用した.回路性能の評価では,東京大学のVDECを通して入手可能なROHMの0.35μm CMOSテクノロジを利用し,合成された回路と従来の回路を回路遅延と消費電力の面から比較した.
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