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本年度は、前年度の成果として得られた電圧可変マルチタイミング・インタフェース回路に関して、将来の製造プロセスにおいても有効であることを確認するため、東大VDECにおける試作サービスにおいて提供された90nmプロセステクノロジに基づいてHSPICEを用いて性能を評価した。その結果、電圧レベルコンバータ挿入によるオーバーヘッドは小さく、高い速度性能を維持できることが確認出来た。
また、製造時のプロセス変動や動作時の電圧・温度変動等の様々な要因による遅延変動に対して、速度性能の高い回路を実現するための手法の一つであるSDIモデルに基づく束データ方式非同期式回路設計に関して、組み合わせ回路の製造時の遅延変動に応じて最適なタイミング信号を設計するための遅延線ライブラリ、及び動作時の予測可能な遅延変動に対して適切なタイミング信号を選択する遅延回路設計方式を提案し、90nmプロセステクノロジを用いて評価し、その有効性を確認した。
さらに、多数の機能ブロックが一つのチップ上に集積されるシステムオンチップにおけるブロック間通信に関して、タイミングプロトコルの違いと回路方式の違いによる得失利害をHSPICEを用いて評価した。タイミングプロトコルとして、クロック信号と呼ばれる一定周期の方形波を用いる同期方式と、要求-応答ハンドシェイクに基づいて動作する非同期方式、回路方式として配線にリピータを挿入する方式と配線にラッチを挿入してパイプライン化する方式の組み合わせをそれぞれ評価し、スループット重視の場合は同期式パイプライン、レイテンシ重視の時は非同期方式を採用するべきである等、アプリケーションの要求する性能に応じた適切な方式とその選択の指針を示した。
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