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本年度は、一般的なディジタルシステムである同期式順序回路を対象として、それに発生した遅延故障を検出する手法について調査・検討を行った。具体的には、以下の3つの項目を実施した。
1 前年度の成果である設計要件の改善に関する検討
2 上記設計要件を各種ベンチマーク回路に適用した際の回路の諸性質の調査
3 上記設計要件を適用したベンチマーク回路の実回路での振舞いの調査
各項目の主な作業内容は、机上での検討および計算機シミュレーションであり、これらの作業を繰り返した結果、以下の知見が得られた。
まず前年度のMealy型順序回路に対する遅延故障検出手法を改善するために、本年度は、より一般的な同期式順序回路を対象として、遅延故障の検出可能範囲を広げることを試みた。この結果、同期式順序回路内の各組み合わせ回路の入出力をある種の等距離符号で符号化することにより、それに発生した遅延故障の影響を検出できることが判った。
次に、上記の方法によって設計されたベンチマーク回路の諸性質を調べるために、計算機シミュレーションおよびFPGAを用いた実機上での動作確認を実施した。この結果、同期式順序回路内に発生した任意の遅延故障を検出可能であり、本手法が遅延故障を検出可能な回路を設計する上で有効であることが確認できた。なお、上記手法を用いて設計した回路の回路規模および回路遅延は、当初の試算より大きくなってしまった。この原因は、ベンチマーク回路の入出力を符号化する際に、元の回路構造を可能な限り変更しないように、各回路ブロック間に多数のエンコーダ、デコーダを挿入したためであると考える。実際、一部のベンチマーク回路に対して、それと論理的に等価な回路を一から設計し直した場合、回路規模、回路遅延ともに改善でき、ほぼ当初の試算通りになることを確認した。なお、以上の成果の一部をまとめて、学会で発表した。
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