| 研究概要 |
第一にFPGA(Field Programmable Gate Array)上で動作するウェーブパイプライン方式LFSR(Linear Feedback Shift Register)回路の開発に取り組んだ。ウェーブパイプライン方式はレジスタを使用せずにパイプライン処理が可能であるため,従来方式より高速化のみならず低消費電力化が可能である。LFSRのような順序回路へのウェーブパイプライン方式の適用は,昨年度開発したCMOS(Complementary Metal Oxide Semiconductor)のみで,本研究で取り組んでいるホストベースIDSを開発する上で不可欠なFPGAへの適用例は無かった。ゲートレベルシミュレーショを実行し従来方式のLFSRと比較した結果,動作速度の向上と消費電力の削減が示された。
第二に昨年度開発したポートスキャン検知回路を見直し,回路を構成するゲート数の削減を実施した。その結果をAltera社のCyclone EP1C20へインプリメントした結果,ポートスキャン検知機能で使用したロジックエレメント数は385で,この値はFPGAで利用可能な総エレメント数の2%と非常に省スペースで実現した。ゲートレベルシミュレーションの結果125MHzで動作することが確認され,ロジックアナライザを使用した測定による評価を行ったところ,37.5MHzで正常に動作することを確認した。チップの内部では複数のビットを並列に処理が可能であるため,10Gbpsといった非常に高速なネットワークへの対応が可能である。
第三に本研究の適用例として,大学内等の無線LAN環境について検討を行い,その有効性を示した。
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