研究課題
差分光再構成型ゲートアレイでは任意の部分再構成が可能な反面、再構成回路が、VLSI実装面積の47%近くに達し、ゲートアレイ部を圧迫する問題があった。我々はこの実装面積を削減する手段としてダイナミック差分・光再構成回路を提案している。1.本年度の研究では、このダイナミック差分・光再構成回路のトランジスタ、キャパシターの最適化を行い、他の光再構成回路との比較評価を行った。この結果、記憶機能を持つ光再構成回路の中で世界最小となる差分・光再構成回路セルの開発に成功した。VLSIの実装面積の内、従来の差分再構成回路が47%を占めたのに対して、本新開発のセルでは27%にまで削減することが出来た。また、消費電力においてもラッチタイプとほぼ同等、従来の差分光再構成回路から比較すると50%の削減に成功した。また、動作周波数においても目標である500MHzを超え、従来の差分再構成回路よりも高い動作周波数となる588MHzを達成した。この結果、ダイナミック差分・光再構成回路の有効性を示すと同時に、今後の高密度ゲートアレイの開発の基礎を築くことができた。その技術を利用して、476ゲート規模に相当するVLSIの設計までを終え、現在試作中である。2この高密度化に対応可能な光学システム、実験支援ボード、ソフトウエアの開発を進めた。特に光バスの状態が確認できるようにUSB2-I/F-VLSIとFPGAとを組み合わせ、照射パターンの生成、照射のタイミング制御、光バスのモニタリングまでコンピュータで行うことができるシステムを開発した。新型のチップは試作中であることから、従来のチップを使用して照射試験を行い機能確認を終えた。
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