| 研究課題/領域番号 |
16F16764
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| 研究機関 | 東京工業大学 |
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研究代表者 |
松岡 聡 東京工業大学, 学術国際情報センター, 教授 (20221583)
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| 研究分担者 |
PODOBAS ARTUR 東京工業大学, 学術国際情報センター, 外国人特別研究員
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| 研究期間 (年度) |
2016-11-07 – 2019-03-31
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| キーワード | FPGA |
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| 研究実績の概要 |
平成28年度（本研究課題の28年度研究期間は2016年11月7日～2017年3月31日）は、FPGAによるHPCワークロード加速化のための既存モデルおよび既存戦略の評価を行い、HPCアプリケーション加速化のための様々な既存モデル（LegUp、FCUDA、Altera OpenCL HLSほか) について検証を進めた。前述のモデルを用いて複数のHPCカーネルとアプリケーションの加速化を、そしてさらにこれら複数の異なるモデルについて、その性能をFPGAを用いて実証的に定量化することを目指し、当年度研究成果をもとに論文執筆・国際学会への投稿を行なった。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
平成29年1月までに既存FPGAを用いた性能評価・検証を行い、平成29年3月までに高性能FPGAを用いた追加性能評価・検証作業の上、性能評価・検証結果とりまとめを行う予定であったが、平成29年1月、本年度の既存FPGA性能評価・検証作業を進めていたところ、当初の予想に反して既存機種の性能と期待する性能が乖離したため、追加性能評価・検証に用いる高性能FPGAについて、より高性能な最先端FPFAが必要であることが分かった。モデル性能の定量化には追加性能評価・検証が必要不可欠であるが、最先端FPGAは海外生産かつ非常に品薄であり、入手に時間を要し、4ヶ月の遅延が生じた。ただし、当該最先端FPGA入手は29年7月までに完了したため、現在は予定していた作業の遅延は解消済である。
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| 今後の研究の推進方策 |
The following 12 months is divided into two segments. The first segment continues to scrutinize the limitations of existing approaches and how they map to existing FPGAs. Where the first four months focused on empirically quantify the performance of the models, this second segment dives deeper into explaining the performance obtained with the models and their (likely) anomalies. This include analyzing the data-path the models generated, their mapping onto the FPGA fabric in terms of DSP-block, Block-RAM and LUT usage as well as how well they manage (pipeline) the critical path. The results of will be disseminated in an internal conference.
The second segment of the 12 months’ period focus on addressing the limitation found in the first segment; that is, we will develop the necessary software to transcend state of the art FPGA performance. Our developed methods will be compared to existing methods and the results will be disseminated in international conferences.
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