| 研究課題/領域番号 |
16H02796
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| 研究機関 | 九州大学 |
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研究代表者 |
井上 弘士 九州大学, システム情報科学研究院, 教授 (80341410)
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| 研究分担者 |
田中 雅光 名古屋大学, 工学研究科, 助教 (10377864)
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| 研究期間 (年度) |
2016-04-01 – 2019-03-31
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| キーワード | コンピュータ・アーキテクチャ / マイクロプロセッサ / 超伝導デバイス / スーパーコンピューティング |
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| 研究実績の概要 |
平成28年度は、まず、SFQ向けプロセッサの構成法に関して性能見積もりを行い、ゲートレベルパイプラインを搭載した細粒度マルチスレッディング方式の有効性を確認した。具体的には、これまでに実施した簡易評価に加え、CMOS回路を利用した高性能マルチコアプロセッサを比較対象とし、性能ならびに消費電力の優劣を性能モデルを用いて定量的に比較した。その結果、ビットパラレル方式に基づくゲートレベルパイプラインの採用による高速動作を実現することで高い電力効率向上効果を得ることが可能であることを確認した。また、これらの研究成果に基づき、その実証のための第一弾として 8 ビットパラレル・ゲートレベルパイプライン構成を有する算術論理演算回路の設計ならびに試作を実施した。その結果、わずか 1.4 mW の消費電力にて、50 GHz を超える周波数で動作可能であることを確認した。この結果は世界的にも極めて高い優位性を示すものであり、今後の研究を進める上での重要な実証結果となった。また、演算回路のみならず、プロセッサとしての動作を確認するためのテストチップ向けアーキテクチャの設計を行った。これは、プログラムを格納する小規模メモリ、ならびに、ゲートレベル・パイプライン動作可能なビットパラレル・データパス（レジスタファイルや算術論理演算回路を含む）を搭載するものである。平成28年度はその構造設計を行い、平成29年度に実設計ならびに試作を実施する計画である。これらに加え、SFQ回路向けキャッシュメモリアーキテクチャを考案し、その有効性を明らかにした。従来とは異なり、ビットパラレル方式の採用、ならびに、巡回型SFQシフトレジスタの利用、といった特徴を有する。このように、平成28年度は、本研究の目的を達成するための基本検証を完了することができた。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
提案構成法の優位性検証：SFQ マイクロプロセッサの実現に向け、それに適したアーキテクチャを検討した。得られた検討結果に基づき SFQ マイクロプロセッサを論理設計し、性能および消費電力を見積もり CMOS マイクロプロセッサと定量的に比較した。その結果、設計した SFQ マイクロプロセッサは、最大 で CMOS マイクロプロセッサ・モデルの約 35 倍の性能を 1.46W という低消費電力で達成する可能性があることが分かった。また、回路面積を SFQ に適したアーキテクチャの実装前と比較したところ、3.58 倍になることが明らかになった。
算術論理演算回路の設計と試作：提案するゲートレベル・パイプライン・プロセッサの実現可能性を実証すべく、まずは基本構成要素である算術論理演算回路に着目し、その設計ならびに試作を行った。加算や減算、簡単な論理演算を実行可能であり、1クロック・サイクル当たり1演算結果を出力することができる。その結果、50 GHz を超える動作周波数での正常動作を確認した。これにより、SFQ回路におけるゲートレベル・パイプラインの実現可能性を実証することができた。
SFQシフトレジスタを用いたキャッシュ構成法の考案：大容量かつ低アクセスレイテンシのメモ リシステム実現に向け、新しい SFQ キャッシュメモリ・アー キテクチャを提案した。また、その性能、面積、消費電力に関する評価を行い、有効性を明らかにした。本アーキテクチャでは、SFQ シフトレジ スタを循環バッファとして活用することで、従来の RAM によるキャッシュメモリと同様にマルチプレクサを用いない行選択が可能となる。
以上のように、提案するSFQプロセッサを実現するための主要構成要素のマイクロアーキテクチャ開発や設計に基づく動作実証を完了しており、順調に進展していると判断できる。
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| 今後の研究の推進方策 |
今後は、平成28年度に得た研究成果をベースとし、プロセッサ全体としての完成へと進める。まず、SFQキャッシュメモリ・アーキテクチャに関してはその改善を実施し、さらなるアクセスレイテンシの削減、ならびに、面積効率の向上を目指す。また、CMOS による大容量メモリ（たとえばDRAMなど）を利用したCMOS/SFQハイブリッド・メモリアーキテクチャを考案し、キャッシュメモリのみならず、大容量主記憶も含めたメモリシステム全体としての構成を決定する。また、平成28年度に検討したビットパラレル型ゲートレベル・パイプラインの実証実験を実施する。具体的には、4ビット程度のビットパラレル方式、ゲートレベル・パイプライン構造、細粒度マルチスレッディング、を採用し、かつ、小規模な命令ならびにデータメモリを搭載することで、ベクトル行列積程度の簡易なプログラムを実行可能なSFQプロセッサの試作を試みる。これにより、提案するSFQマイクロプロセッサの実現可能性を明らかにする。
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