研究課題
これまでに開発を進めてきた単一磁束量子回路向け新アーキテクチャであるビット並列型ゲートレベルパイプライン構造を洗練し、各種チップ試作ならびにプロセッサ設計へと拡張させた。特に、その実現可能性を実証するために乗算回路を対象とした試作を行い、48 GHz 5.6mW での動作に成功した。この結果は半導体分野で著名な国際会議であるISSCCにて発表している。また、4ビット超伝導マイクロプロセッサに関してはチップ試作が完了しその動作検証を行った。その結果、殆どの基本処理は正しく動作していることを確認したが、一部、メモリ周りにて不具合が検出された。そのため、全ての命令に関する正常動作の確認には至らなかったが、不具合の原因についてはほぼ特定できている。この遅れは、一部、製造装置にて故障が発生し、チップ試作期間ならびに試作結果の安定性に問題が生じたことも原因の一つと考えられる（現在は概ねこの問題は解消している）。本研究は2018年度で終了となるが、引き続き、不具合の修正を継続し、（研究終了後となるが）2019年度での正常動作確認ならびに外部発表を行う。これらに加え、動作速度と消費電力のトレードオフを解析し、多少の性能低下を伴うが大幅な消費電力削減が可能となる回路設計技術を考案し、その有効性を確認した。これにより、消費電力と性能のバランスを変更できる設計技術を確立し、設計制約に応じた柔軟な対応が可能となった。さらに、冷却コストを踏まえた電力モデリングをより洗練し、CMOSプロセッサに対する優位性をより詳細に解析することができた。
平成30年度が最終年度であるため、記入しない。
すべて 2019 2018
すべて 雑誌論文 (1件) (うち査読あり 1件、 オープンアクセス 1件) 学会発表 (17件) (うち国際学会 6件、 招待講演 3件)
電子情報通信学会論文誌C
巻: 101-C ページ: 389-399
