研究課題
本研究では、高効率で大容量かつ使いやすい相補型電力変換器の実現に必要となる高耐圧・低損失p型SiC超接合(Superjunction, 以下SJ)MOSFETの基盤技術開発を目的としている。特に、p-MOS構造の特性向上とSJ構造導入によるドリフト層の低抵抗化を対象としている。令和元年度に得られた主な成果は、下記の通りである。１．正孔のホール散乱因子に不確定性が残るホール効果を用いずに、Split CV法によりp-MOSFETの実効チャネル移動度を算出する手法を考案した。実効移動度の実効電界依存性及び温度依存性よりチャネル正孔の散乱機構を議論し、高電界領域ではフォノン散乱の影響が大きいことが分かった。また、p-MOSFETのゲートに負の高電圧を印加した際に、ゲート電極から注入される電子によってSiC中で衝突イオン化が起きていることを明らかにした。さらに、ゲート電極材料を仕事関数の大きい金属とすることで電子注入を防ぐことによりSiC中での衝突イオン化の影響を抑制できることを実証し、SiC側からの正孔の酸化膜リーク電流機構は電子電流と同様にFNとPF機構であることを明らかにした。２．プロセスの簡略化とn型とp型素子をモノリシックに形成することを念頭に置き、横型SJ構造の実現に向けた設計を行った。もっとも単純なSJ構造であるRESURF構造を検討したところ、p型素子のドリフト領域の抵抗はn型素子の約5倍であることが分かった。３．pチャネルパワーMOSFETのUIS耐量はnチャネル素子に比べて小さかった。得られた特性を説明するため、周辺耐圧構造に起因したスナップバックモデルを提案した。周辺耐圧構造の最適化によりUIS耐量の向上が見込まれる。
令和元年度が最終年度であるため、記入しない。
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Japanese Journal of Applied Physics
巻: 59 ページ: 044003/1-6
10.35848/1347-4065/ab7ddb
2019 31st International Symposium on Power Semiconductor Devices and ICs (ISPSD)
巻: ー ページ: 187-190
10.1109/ISPSD.2019.8757607
