| 研究課題/領域番号 |
16H06300
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| 研究機関 | 東北大学 |
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研究代表者 |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| 研究分担者 |
米田 友洋 国立情報学研究所, 大学共同利用機関等の部局等, 教授 (30182851)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
夏井 雅典 東北大学, 電気通信研究所, 准教授 (10402661)
鬼沢 直哉 東北大学, 学際科学フロンティア研究所, 助教 (90551557)
池田 正二 東北大学, 国際集積エレクトロニクス研究開発センター, 教授 (90281865)
村口 正和 東北大学, 工学研究科, 准教授 (90386623)
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| 研究期間 (年度) |
2016-05-31 – 2021-03-31
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| キーワード | 計算機システム / 非同期式回路 / 不揮発ロジック |
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| 研究実績の概要 |
ゲート単位電源瞬断可能なダーク・シリコン非同期ロジックLSI基盤技術を構築し，原理実証するため，本年度はダーク・シリコン非同期基本論理ゲートの構成，並びにCMOS等価集積回路による原理動作検証を行った．
ダーク・シリコン非同期基本論理ゲートを実現するにあたり，ハードウェアコストが少なく，かつ遅延変動耐性を有するSingle Track回路方式の不揮発化を行った．Single-Track回路方式はnMOSロジック部を変更すれば任意の論理演算機能がプログラムでき，非同期制御を実行するため，演算機能に加え，状態記憶（トークン）機能が内蔵されている．この内部状態と出力側の状態（出力クリア検出部）により，入力信号をリセット（次の入力信号の取り込み準備）し，自律的（かつ非同期的）に演算を実行する仕組みである．
この方式では，原理的に各ゲートに超小型記憶素子を持ち，これを不揮発記憶素子に置き換え，適切に制御することで，動作中の回路を任意の時点でパワーオン・オフすることが可能となる．不揮発記憶素子としては，書込み遅延・電力，書込み回数，CMOS親和性を考慮し，磁気トンネル接合（MTJ）素子を使用することで，不揮発記憶素子はCMOS直上に形成できるので，記憶機能を分散化配置しても回路オーバーヘッドは極めて少ない形で実装できる．提案回路の原理動作シミュレーションを行った研究成果は，非同期式回路とシステムに関する世界最高峰の国際学会ASYNC2016のFresh idea trackに採択となった．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
本年度は，ダーク・シリコン非同期基本論理ゲートの構成，並びにCMOS等価集積回路による原理動作検証を行う予定であった．提案の基本論理ゲートの構成に関しては計画通りに進んだのに対して，CMOS等価集積回路による原理動作検証に遅れが生じた．
2年目に予定している提案のCMOS/MTJ回路のチップ試作に先駆けて，本年度はCMOS等価回路のチップ試作を行うことで，CMOS/MTJ回路のチップ試作における問題点等を洗い出す予定であった．しかしながら，回路シミュレーションに用いているMTJのモデルが，当初の予想に反し実際の物理特性とのマッチングが取れない条件が発見されたため，MTJモデルのCMOS等価回路の再設計が必要となった．
そのため8か月の研究計画の繰越しを行うことで, 2017年11月に当初予定していたCMOS等価回路のチップ試作を完了した．
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| 今後の研究の推進方策 |
本年度提案を行ったダーク・シリコン非同期基本論理ゲートを元に，２年目であるH29年度は，CMOS/MTJ回路によるチップ試作・評価を行う予定である．このチップ試作は，本学国際集積エレクトロニクスセンター（CIES）において行う．CIESではCMOS/MTJハイブリッド集積回路を試作する実用規模（300mmウェーハスケール）の製造ラインを完備しており，その製造ラインを利用して，提案する集積回路を試作する
また，本年度試作を行ったCMOS等価回路チップの評価を行う．本チップの動作検証・性能評価結果に基づき，提案する基本ゲートのさらなる高性能化＆コンパクト化に取り組む予定である．
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