| 研究課題/領域番号 |
16H06300
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| 研究機関 | 東北大学 |
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研究代表者 |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| 研究分担者 |
夏井 雅典 東北大学, 電気通信研究所, 准教授 (10402661)
米田 友洋 国立情報学研究所, アーキテクチャ科学研究系, 教授 (30182851)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
池田 正二 東北大学, 国際集積エレクトロニクス研究開発センター, 教授 (90281865)
鬼沢 直哉 東北大学, 電気通信研究所, 准教授 (90551557)
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| 研究期間 (年度) |
2016-05-31 – 2021-03-31
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| キーワード | 不揮発性ロジック / 非同期式回路 / 脳型ハードウェア / CMOS/MTJハイブリッド回路 / ダーク・シリコンLSI |
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| 研究実績の概要 |
提案のCMOS/MTJロジックLSIの試作・測定が完了し、脳型情報処理システムの基本論理ゲート回路としての原理動作を確認した。また、大幅な低消費電力化が達成できると期待される極細粒度パワーゲーティング機能を、試作した実チップ上で動作を確認した。さらに、提案CMOS/MTJロジックLSIの演算動作を模擬し、より大規模な演算システムを構築した際の提案手法の優位性を確認するため、通常のCMOSロジック集積回路技術のみでCMOS/MTJロジックを模擬する方法を実施した。これは、MTJを組み込んだ不揮発記憶部とCMOS回路部との電源ラインを分割して電力消費を計測できる構造にて回路設計・回路構成を行えば、MTJ記憶機能利用に起因した電力削減効果（つまりCMOS/MTJロジックLSIでは原理的にCMOS部だけの電力消費となるため）を模擬できるとの観点から取り組んだ。ただ、R2年度に取り組んだCMOS製造ライン（65nmCMOS）での回路設計では、上述した電源ラインの分離がうまく出来ない（設計ツール側で電源ラインを共有化してしまう）ことが判明し、R3年度からR4年度に渡ってCMOSチップ（ローム社製1.8umCMOS技術）の再設計・チップ試作に取り組んだ。このようなCMOS集積回路によるCMOS/MTJロジックLSIの模擬LSIチップについても、その基本動作を上記と同様に測定することで、提案CMOS/MTJロジックLSIの省電力化性能について評価・実証を引き続き実施している段階である。
また、脳型情報処理システムへの応用展開として、シミュレーションレベルで提案のCMOS/MTJロジックLSIの省電力性について評価を行う。具体的には提案回路の性能（速度・電力など）をモデル化し、適用するAIアプリケーションにおける電力削減効果について評価を行った。その結果、音声認識応用における深層学習ハードウェアにおいて従来手法と比較して87%の電力削減を達成した。
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| 現在までの達成度 (段落) |
令和2年度が最終年度であるため、記入しない。
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| 今後の研究の推進方策 |
令和2年度が最終年度であるため、記入しない。
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| 備考 |
当該研究代表者のHP情報を掲載．
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