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暗号回路の設計情報に基づきRTLレベルシミュレーションによりサイドチャネル攻撃耐性を予測する方法を開発した。暗号回路の設計情報に基づくRTLレベルシミュレーションによりサイドチャネル攻撃耐性を精度よく予測可能であることを示し、設計データからシミュレーションモデルを同定する方法を開発できた。
さらに、設計情報に基づく耐性予測に基づく暗号回路のサイドチャネル攻撃耐性の設計方法論の開発を目的として、サイドチャネル情報漏えい波形の信号対雑音比(SNR)による耐性予測の可能性を検証した。実測した漏えい波形に基づく検討より、解析的に導出されたSNRとサイドチャネル情報漏えい強度の関係式が実際に漏えい波形に対して成立することを示した。さらにAES暗号回路への実攻撃を想定して、ステート行列の1 byteごとのSNRを設計情報から推定する方法について検討し、その実現可能性のある方法について示唆を得た。また、サイドチャネル攻撃耐性の設計ため、情報漏洩周波数帯域を導出しそれを実験により検証した。
加えて、サイドチャネル攻撃法を応用し、電磁妨害波(EMI)のノイズ源を推定する手法を開発した。EMIのノイズ源となるディジタルICのスイッチング電流をICで処理されるデータを変更することにより振幅変調し、その結果時間変動するEMI強度と処理データの相関係数に基づきICごとのEMIへの寄与度を定量的に推定する手法を開発した。この手法をノイズ源となりうるディジタルICを3個搭載したプリント基板に対して適用し、その有効性を検証した。その結果、各ICに起因するEMI強度を1GHz以下において数dB以下の誤差で推定できることを示した。
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