| 研究課題/領域番号 |
16K00340
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| 研究機関 | 東北大学 |
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研究代表者 |
堀尾 喜彦 東北大学, 電気通信研究所, 教授 (60199544)
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| 研究期間 (年度) |
2016-04-01 – 2019-03-31
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| キーワード | 脳型コンピュータ / 身体性 / ブレインモルフィック / 非ノイマン型コンピュータ / ニューラルネットワーク / 意識 / アナログ集積回路 / ソフトコンピューティング |
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| 研究実績の概要 |
身体性の導入によって可能となる、積極的かつ能動的な「参照自己」と外部対象との相互作用によりその能力が向上する、新しい脳型コンピュータパラダイム「脳・身体総合体コンピューティング」を実現するための第一歩として、構成要素の中で最も重要と考えられる「中核自己システム」の構成法を提案し、これをアナログ集積回路を核としたシステムとして実装することを目的とする。
本年度は、昨年度その基盤について検討した（１）基準内部状態を動的かつロバストに表現するニューラルネットワークモデル、（２）対象に依存したニューラルパターンを生成するネットワークモデル、（３）対象の影響による自身の参照内部状態の変化により、対象と自己との関係を表現するニューラルネットワークモデル、の3つのニューラルネットワークの具体的な構成法についてさらに検討した。その際、(A) リザバーニューラルネットワークへのカオスダイナミクスの導入、(B) Reward-modulated spike timing dependent plasticityに基づく大域制御による局所学習法の検討、(C) イジケビッチモデルやモーリス・レッカーモデルなどのスパイキングニューロン単体およびそれらから成るネットワークにおけるコンシステンシーの評価などを行った。その際、上記（１）から（３）のそれぞれのネットワークへの、(A)から(C)の応用可能性について検討した。
さらに、これらのネットワークを集積回路化するため、TSMC 65nm CMOSプロセスを用いたプロセス評価用TEGチップを作製した。これと同時に、スピントロニクスデバイス、特にスピンオービットトルク(Spin Orbit Toque)デバイスによる不揮発性アナログシナプス回路やニューロン回路についても検討した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度の当初計画では、中核自己システムに必要な3つのニューラルネットワークのプロトタイプチップを製作する予定であったが、最新の脳科学の知見を活かすためにモデルの構築が遅れていたため、本年度は、3つのネットワークの構築に向けて、まず、リザバーコンピューティングの枠組みを取り入れたカオス的リザバーネットワークを提案し、その基本特性を確認した。次に、大域的な状態から学習を制御する局所的な学習則について、Reward-modulated STDPを基本とした学習則について検討した。さらに、ニューラルパターンの再現性や安定性、動的性質に重要であると思われるコンシステンシーについても、ニューロンレベルとネットワークレベルで新たに検討を開始した。これらの結果、本年度は、チップ実装に向けた具体的な構成について、当初計画には無かった大きな進展があった。
さらに、より高性能なLSI実装に向けて、使用するプロセスをRohm 180nm CMOSからTSMC 65nm CMOSへと変更し、このプロセスを評価するための各種回路を搭載したTEGチップを設計・製造した。なお、本年度末にそのチップが製造から出来上がってきたところである。
一方、より小型で実用的な回路デバイスのために、スピントロニクスナノデバイスを活用する準備も進めており、基本的なSpin Orbit Torqueシナプスデバイスのアナログメモリ特性やSTDP特性を実験により確認した。
上記のように、ネットワークの数理モデルの最終決定までには至っていないが、近年の脳科学の発展により得られた脳の高次機能についての最新の成果をより多く取り入れたモデルへと展開している。
一方で、当初計画より高性能なLSI実装を目指したプロセスの変更やナノデバイスの導入などを積極的に進めており、ハードウェアの観点からは、当初計画より格段に進展している。
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| 今後の研究の推進方策 |
研究はおおむね順調に進んでおり、今後も当初計画を改定しながら以下のように研究を遂行する。
まず、本年度試作したTSMC 65 nm CMOS評価用チップの測定・評価を行う。これと並行して、一昨年度より検討を加えて改良してきている3種類のニューラルネットワークについての詳細を固める。その後、それら3つのサブシステム間のパルス伝送方式を提案する。
次に、提案したニューロンモデルのプロトタイプチップを新たに採用したTSMC 65 nm CMOSプロセスを用いて試作する。この際、小型で省電力なサブスレッショルド領域のアナログ回路を用いる。さらに、結合重み可変ネットワークを構成するためのシナプス回路を、ROHM 180 nm CMOSプロセスにて集積回路化する。ここでの結合重みメモリの実装は、当初予定のSRAMとDACによる中解像度のメモリ回路に替えて、最新のスピントロニクスアナログデバイスの使用を積極的に検討する。
次に、これらの試作結果を基に、システム全体の実装と評価を行う。この際、プロトタイプICとFPGAなどを組み合わせて中核自己システムを構成する。このシステムでは開発した非同期パルス伝送方式を用いる。
近年、脳科学の進展が目覚ましく、脳の高次機能や無意識過程についての新しい知見が多く見出されている。特に、脳幹から大脳辺縁系に至る部位についての知見は、本研究にとって重要であると思われる。そこで、本研究を遂行するに当たり、これらの知見を積極的に取り入れると同時に、高次元複雑システムに普遍的に観測されるコンシステンシーやカオス的遍歴現象などを積極的に活用する。
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