| 研究課題/領域番号 |
16K06323
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| 研究機関 | 立命館大学 |
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研究代表者 |
白畑 正芳 立命館大学, 総合科学技術研究機構, 准教授 (70755850)
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| 研究期間 (年度) |
2016-04-01 – 2019-03-31
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| キーワード | CMOSイメ－ジセンサ / ばらつき / PUF |
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| 研究実績の概要 |
半導体センサのばらつきを利用して捏造できない画像・映像を得る手法の研究として、CMOSイメ－ジセンサのばらつきを抽出する方法を提案している。本年度は実際のセンサチップのデ－タ評価を中心にPUFとしてのチップ性能確認の研究成果を得た。
CMOSイメ－ジセンサからばらつきを抽出するシ－ケンスを提案し、実際のセンサよりばらつきデ－タを取得することができた。そのデ－タからどのように1/0デ－タを作成したらランダム性の高い1/0になるかを研究した。半導体の素子ばらつきは大域バラツキと局所バラツキが存在する。そのため隣接した画素出力の差分を取ることで大域バラツキを除去し、局所バラツキのみを取り出し、ランダム性の高い1/0デ－タが得られることが分かった。
得られた1/0デ－タよりPUFとしての性能指標である再現性とユニ－ク性を調べた。ユニ－ク性に関しては異なるチップ間のハミングディスタンスが50%と理想どおりの値を得た。再現性に関しても中心条件でビットエラ－率0.9%、温度・電圧変化の環境下でもワ－スト1.6%と他の提案PUFと比べても高い性能指標が得られた。
さらにビット－エラ－を起こすビットに関して解析を行い、比較している隣接出力の中心値が近い場合、デ－タを取るごとに重畳するノイズの影響で大小関係が逆転して起きることを突き止めた。そこでビットエラ－を削減する方法として事前に隣接出力の差分が一定以下であればビットとして採用しないようにする方法を提案した。さらにノイズ分布を正規分布と仮定して、反転ビットを理論計算すると実測とよく一致することが分かった。これのメリットはどれほどのビットを除去すればビットエラ－率がどこまで小さくなるか実測では大量デ－タで評価しなければならない値を理論的に算出できることである。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
当研究に協力してくれるCMOSイメ－ジセンサ開発会社のおかげで、この研究のためにわざわざCMOSイメ－ジセンサを試作する必要がなく、実物チップよりデ－タを提供していただけたことが大きい。さらにばらつきを抽出するための読出しシ－ケンスを既存のTr.のON/OFFのシ－ケンス変更のみでできたため、新規の回路追加なく、既に試作されている従来のCMOSイメ－ジセンサからバラツキデ－タを得ることができた。
バラツキデ－タ取得後は計算機上で後処理でデ－タ処理をしてPUFとしての性能評価を進められたので、既にある研究環境を活用することができたことも研究がおおむね順調に進展している理由にあげられる。
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| 今後の研究の推進方策 |
従来提案されているPUFと同等以上の再現性ではあるが、わずかながら再現しないビット(エラ－ビット）が存在するため、これらをリカバリーする方法に関して検討する。既存提案されている方法と新規提案の方法を比較しチップ実現に最適なものを占有面積や処理速度より確認していく。 PUFとしてのデバイス性能評価として、CMOSイメ－ジセンサの信頼性加速試験で素子劣化した場合のビット反転率に関してもデ－タを取得し評価を進める予定である。
昨年度は1/0の1ビットを得る方法の研究をしたが、多値化によって情報量を増やせる可能性も検討する。
得られた固有IDよりCMOSイメ－ジセンサの画像や映像と組み合わせて、画像・映像に真正性をもたせるデ－タの持ち方に関しての研究を進める。
バラツキデ－タ抽出以降はすべてパソコン上で後処理をしているため、これらをまずFPGA上で実現して動作確認を進める。さらに実チップにデ－タ後処理やエラ－訂正などの回路を組み込み、1チップのCIS PUF性能評価まで進められるよう、関係者と協力関係を密にして研究を進めていきたい。
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| 次年度使用額が生じた理由 |
CMOSイメ－ジセンサのばらつき実デ－タを共同研究を行っている機関より提供いただき、測定関係の費用が削減された。
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| 次年度使用額の使用計画 |
評価デ－タの母数を増やすべく、サンプル測定の数を増やすことで費用がかかる見込み。
また国際学会への投稿を考えており、旅費も国内の活動以外に増える。
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