| 研究課題/領域番号 |
16K18092
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| 研究機関 | 京都大学 |
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研究代表者 |
土谷 亮 京都大学, 情報学研究科, 助教 (20432411)
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| 研究期間 (年度) |
2016-04-01 – 2019-03-31
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| キーワード | 電力効率最大化 / ノイズ低減 / 解析的性能モデル |
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| 研究実績の概要 |
平成28年度の研究目標は，トランスインピーダンスアンプ(TIA)の速度性能の向上とそのためのインダクタのモデル化を実測に基づいて検討することであった．実施段階においてチップ試作のプロセスを変更したため，本年度は回路シミュレーションおよび理論による研究の部分を先行させた．そのため，平成28年度の主な成果としては解析的モデルによる電力効率最大化，および並列実装時のノイズ対策回路の提案となった．
まず，多段INV型TIAの電力効率を最大化するための解析的性能モデルの提案を行なった．ここで言う電力効率とは，1ビットを伝送するのに必要なエネルギー (energy/bit) を指す．多段型TIAは一般的なバッファ回路などとは異なり，単純にMOSトランジスタのサイズをテーパーで変化させていくと言った方法では性能を最適化できず，また性能を解析的にモデル化するにも厳密解は極めて複雑なものとなる．これを，初段とそれ以外に分けてモデル化することで電力-帯域トレードオフを解析的にモデル化することに成功し，TIAの段数も含めた性能最適化を可能とした．本成果は現在国際会議に投稿中である．
また，本研究の一つの課題として並列実装におけるノイズの問題がある．本年度は電源・グラウンド電位の変動(バウンス)について主に検討し，バウンスがあっても影響を受けにくい回路，およびバウンス発生の要因となる電流変動を抑制する回路を提案した．両回路とも，入力信号や電源電位の変動を検出し，その影響を抑制する回路を付加することでノイズの影響軽減・発生抑制を実現している．一般にこのような回路は帯域の低下などのデメリットを伴うことが多いが，提案回路はそのようなデメリットの少ない回路構成となっており，高速動作を要求されるTIAに適した手法である．本成果についても国際会議への投稿を検討している．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
平成28年度は，研究費用および効果の観点から当初計画していた安価な180nmプロセスでの試作を行なうのを中止し，すでにあるチップに搭載されている素子・回路の測定によって代替した．これは，インダクタは構造が製造プロセスに強く依存するため，新規にチップ試作を行なうよりはメインターゲットとなる65nmプロセスでの測定を行なう方が費用対効果が高いと判断したためである．一方で，新規に設計したチップではないためモデル化のためのデータとしてはやや不足しており，モデル化の点では遅れている．ただし，その分回路シミュレーションによる検討は前倒しで進んでおり，回路の速度-電力トレードオフの解析モデルの提案や，並列時の電源ノイズへの対策の検討を先行させた．解析モデルは国際会議に投稿中であり，ノイズ低減回路についても投稿準備中である．これらの内容は当初計画では平成29年度に検討する予定だった内容を含んでおり，この点は当初計画よりも進んでいると言える．
以上の状況から，検討順序の変更はあったものの全体としては研究目標達成に向けておおむね順調に進展していると言える．
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| 今後の研究の推進方策 |
本研究の推進において重要なのはチップ試作と実測である．平成28年度は試作予定を変更し，実測によるデータ収集が予定より遅れているため，平成29年度は新規チップ試作に加えて，過去に別プロジェクトで試作したチップ測定なども含め，検討を急ぐ．一方で解析的な設計手法やシミュレーションベースでの検討については，電力効率最大化やノイズ低減技術の点で計画より先行しており，設計・実測結果のフィードバックを行ないつつより精度の高い手法へと発展させていく．
なお平成29年度より研究代表者の所属が変わったが，研究分野は変わっておらず異動先でも設計・検証環境や実測環境は必要なものが揃っている．また前所属と地理的に近いこともあり，平成28年度試作チップの測定等にも大きな支障はなく，計画通りに研究を推進できる状態にある．
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