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本年度の主要な成果は光通信アンプ (TIA) の低雑音化に関する設計手法の確立である。前年度試作した65-nm CMOSでのチップにおいて、インダクタを用いた超高速動作 (45 Gbps)、および25 Gbps並列実装時の雑音低減回路を提案した。平成30年度は提案した雑音低減回路の設計手法を検討し、180-nm CMOS での動作実証を行なった。
提案回路は抵抗とコンデンサからなるフィルタによって電源からのノイズを低減する回路であるが、フィルタの設計手法が明確ではなかった。フィルタの時定数を大きく (コンデンサの容量を小さく) すれば雑音の除去能力が小さく、逆に容量を大きくしすぎれば面積の増加を招く。また、検討により容量を大きくすることで電源のノイズがグラウンドに回り込み、性能を低下させることが分かった。そのため雑音除去能力を最大化する設計が必要となる。この問題について設計手法を検討し、180-nm CMOS でのチップ試作・実証を行なった。前年度に比べて低速でフィルタに大きな容量が必要となる 5 Gbps での動作検証により、提案手法は雑音除去性能を最大化し、対策をとらない場合に比べて38%、一般的な手法であるデカップリングコンデンサに比べて同面積で30%以上のノイズ低減を実現した。
また、インダクタの設計については小面積化に主眼を置いて検討を進めた。インダクタとアンプをスタックした際の電磁的な結合について、前年度にシミュレーションによって検討した電源・グラウンド構造を 180-nm CMOS で試作し、実測によって雑音が50%以上変化することを確認した。
低雑音回路およびインダクタに関して2件の国際会議発表を行ない、インダクタについては英文論文誌への掲載が決定している。また、高速化回路および雑音フィルタの設計についてそれぞれ国際会議に投稿中である。
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