研究課題/領域番号 |
16K18105
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研究機関 | 奈良先端科学技術大学院大学 |
研究代表者 |
Tran Thi・Hong 奈良先端科学技術大学院大学, 情報科学研究科, 助教 (90760835)
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研究期間 (年度) |
2016-04-01 – 2018-03-31
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キーワード | wireless communication / PHY Layer / Viterbi Decoder / FFT / Hardware Circuit / BER/PER performance |
研究実績の概要 |
平成28年度の研究では、802.11ahのPHY層のシミュレータを開発しました。シミュレータはPHY層の送信機と受信機と通信路を含みます。送受信機は802.11ahに定義された様々なブロックを含みます。例えば、Scrambler/Descrambler, Interleaver/De-Interleaver, Mapper/Demapper, IFFT/FFT, GI-Inserter/GI-Remover, Channel-Estimationなどです。また、通信路は加法性白色ガウス雑音(AWGN)とレイリーフェージングチャンネルの二つのものを設計しました。このシミュレータを使用して、PHY層の送受信機にあるIFFT/FFTと受信機にあるビタビデコーダのパフォーマンスを評価しました。評価した結果に基づいてIFFT/FFTとビタビデコーダの最適なパラメータを明確にしました。また、IFFT/FFTとビタビデコーダの回路ハードウェアを開発しました。これに関しては、IFFT/FFTの研究結果についての論文を1本、ビタビデコーダの研究結果についての論文を3本国際会議にて発表しました。また、IFFT/FFTの研究結果については国際会議に、ビタビデコーダの研究結果については国際論文誌に投稿を予定しており、現在論文を作成中です。 さらに、PHY層のシステムの誤り率のパフォーマンスを改善するために、ビタビデコーダ以外の前方誤り訂正コードに関する課題も研究を行いました。この研究課題の結果は、国際論文誌に掲載され、また国際会議で2本の論文を発表しました。加えて、平成29年度の研究を進めるために、PHY層のプロトタイプハードウェア回路システムを開発しました。このシステムをCPSY国内研究会で発表しました。 合計としては、平成28年度の研究結果について、国際論文誌での掲載が1件あり、また国際会議で6本、国内研究会で1本の論文を発表しました。さらに、国際論文誌と国際会議へ投稿する論文を各1本作成中です。
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現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
平成28年度に計画した内容を研究しました。また、計画にない内容の研究も進めました。具体的には以下に説明します。 【1】「802.11ah規格のドラフトバージョンのPHY層のパフォーマンスの評価」内容については、802.11ah規格のドラフトバージョンに基づいてPHY層のシミュレータを作成しました。シミュレータは帯域幅の1MHz, 2MHz, 4MHzや変調・復調方式のBPSK, QPSK, 16QAM, 64QAMや符号レートの1/2, 2/3, 3/4, 5/6などの組み合わせ操作オプションを含みました。また、加法性白色ガウス雑音(AWGN)とレイリーフェージングチャンネルの通信路を使用してシステムのシミュレーションを行い、BER/PERの結果を明らかにしました。このシミュレータを使用して802.11ahのPHY層に関する研究内容を進めました。 【2】PHY層の受信器にあるビタビデコーダと送受信機にあるIFFT/FFTの研究内容については、シミュレーションによりビタビデコーダとIFFT/FFTの最適なパラメーターを明確にしました。また、ビタビデコーダとIFFT/FFTのハードウェア回路アーキテクチャを提案しました。 さらに、PHY層のプロトタイプシステムを開発し、FPGAでの実行に成功しました。 PHY層にあるビタビデコーダ以外の誤り訂正コードも研究を行い、明確な結果が得られました。成果としては、本研究課題について国際論文誌への論文掲載が1件あり、また国際会議で6本、国内研究会で1本の論文を発表しました。さらに、国際論文誌と国際会議へ投稿する論文各1本を作成中です。
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今後の研究の推進方策 |
平成29年度は「PHY層の送受信機の低コスト超低消費電力回路の設計・評価」について研究します。研究項目ごとの実施内容は以下の予定です。 *【1】PHY層の送受信器システムの開発 ここでは、PHY層の送受信機の各ブロックのインターフェースをドキュメントとして作成します。送受信機のデータ処理的な各ブロックを以下の【2】の項目で別々に設計する予定です。本項目は、送信コントローラ、受信コントローラ、全体システムコントローラを開発して、【2】で設計されたブロックを接続し、送受信機のシステム回路を開発します。そして、システムの回路規模と消費電力を測って評価します。
*【2】PHY層の送受信機のデータ処理の各ブロックの回路の開発 ここでは、Scrambler, Interleaver/Deinterleaver, Phase Trackingなど PHY層の送受信機のデータ処理の各ブロックを設計します。設計する前に、802.11ah規格に各ブロックの機能を参照します。各ブロックのインターフェースは上記の【1】に作成したドキュメントから理解して、Verilog言語で設計し、Modelsimツールで機能評価をし、FPGAで実行する予定です。
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次年度使用額が生じた理由 |
平成28年度は、計画したとおりにIFFT/FFTとビタビデコーダのハードウェア回路を実行するために、FPGAボードを購入しました。購入したボードの価格は計画したの物より安かったです。
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次年度使用額の使用計画 |
平成29年度は、平成28年度の余った経費を使用して研究課題に関する英本を購入する予定です。
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