研究課題
半導体LSI回路のテストが正しく行われない、いわゆる誤テストの場合に、LSI回路の歩留まりは低下する。そこで本研究の目的は、誤テストを回避するための新しいテスト方式の確立である。H18年度の実施目標は(1)記憶素子の最適なグループ化による誤テスト回避型多重テストクロック技法を確立すること、及び(2)テスト入力生成と多重テストクロックを融合した総合的な誤テスト回避型テスト方式を確立することである。以下では、その実施成果について記述する。【成果1】故障検出効率の最大化を目的に、動的圧縮とRandom-Fillなどの手法を利用して生成された初期テスト集合に対して、遅延故障の品質を損なわない前提でドントケアビット(Xビット)をなるべく多く判定する手法を提案した。また、遅延故障の品質としては、遅延故障検出率のみを保証するXビッチ判定方式のみならず、遅延故障検出率および微小遅延検出能力まで保証する手法をも提案した。なお、微小遅延検出能力はSDQL(Small Delay Quality Level)で評価している。ベンチマーク回路を用いた評価実験によって、非常に高速な近似手法を用いても50%以上のXビット判定率が達成できることを確認した。【成果2】LSIの誤テストの要因は、クリチカルパスにおけるタイミング異常である。そこで、LSI回路内のクリチカルパスの近傍を明確にし、各素子がクリチカルパスからの距離から算出した重みつきに基づく状態変化数を、テストキューブ内の未定値に最適な論理値を埋め込むことによって削減するという、CPA(Critical Path Aware)誤テスト回避型テスト入力生成技法を提案した。ベンチマーク回路を用いた評価実験によって、テスト時の状態変化数が効果的に削減できることを確認した。
すべて 2006
すべて 雑誌論文 (1件)
IEICE Trans. Inf. ＆ Syst. Vol.E89-D,No.5
ページ: 1679-1686
