研究課題
基盤研究(C)
半導体LSI回路のテストにおいて、テストデータや方式による回路信号値変化の急増が誤テストを引き起こす問題が深刻になってきている。そこで本研究では、誤テスト回避型テスト方式を開発した。【基本技術】誤テスト回避型テスト方式の基盤技術として故障シミュレーションの高速化手法を開発した。特に、超微細化に伴う中間故障電圧現象及び超大規模化に伴う実行時間の膨大化といった問題を解決した。【実速度テスト技術】高品質なSoC(System-on-Chip)テストを実現するために、クロックドメイン間の故障に対する実速度テストを行なう必要がある。本研究では、コンパクトで実現容易なテスト制御方式と回路設計を開発した。この制御回路は外部テストにも埋め込み自己テストにも適用可能である。【Xビット判定技術】論理値0と1しか含まないテストベクトルから故障検出率と無関係なXビットを特定する一連の手法を開発した。特に、効果的な低消費電力テストに貢献するXビット特定手法を提案した。【Xビット埋め込み技術】キューブ中のXビットに対して、テスト消費電力が低下するように最適な論理値を決定する一連のXビット埋め込み技術を開発した。その中に、単一キャプチャテストにおけるXビット埋め込み手法、2重キャプチャテストにおけるXビット埋め込み手怯、及び全素子における状態遷移を考慮したXビット埋め込み手法が含まれている。Xビット埋め込みによる低テスト消費電力の実現は、回路変更に伴う面積増大・性能低下などの欠点がないため、高い実用性を有している。【低消費電力テスト生成技術】テスト時の消費電力を削減するために、Xビットへの論理値埋め込みという後処理のみではなく、最初から最適な論理値を生成することも必要である。本研究では、低消費電力テスト生成のためのATPG手法を開発した。また、低消費電力実現のために新規テストベクトル数を削減するため、故障処理の制約付きテスト生成手法を提案した。
すべて 2006 2005
すべて 雑誌論文 (6件) 産業財産権 (2件)
IEICE Trans. Inf. ＆ Syst. Vol. E89-D,No. 5
ページ: 1679-1686
IEICE Trans. Inf. ＆ Syst. Vol. E89-D, No. 5
電子情報通信学会論文誌D-I Vol. J88-D-1,No. 4
ページ: 906-907
Journal of Low Power Electronics Issue 3
ページ: 319-330
IEICE Trans. Inf. ＆ Syst D-I, Vol. J88-D-I, No. 4
