研究課題
本研究の最終的な目標は、設計容易化、低電力消費、高処理能力を同時に達成できる可能性を持つセルフタイム回路を徹底的に活用して、柔軟で高機能な組込み型ファイアウォール・プロセッサを構成する方法を確立することにある。本年度は、昨年度の成果を受け、組込み型ファイアウォール・プロセッサの構成法、ならびに、ボトルネックとなるコンテンツ・フィルタリングの専用ハードウェア化について、検討を実施した。(1)組込み型ファイアウォール・プロセッサの構成法レイヤー3からレイヤー7に至る各種のフィルタリング・アルゴリズムに内在するパイプライン並列性を明示的に表現するために、ストリームデータの階層構造ならびにそのノンストリクト実行に着目し、ストリームの各次元に連動してその処理構造を図的に表現できるストリームフローグラフSFGを定式化した。また、SFGを直接的に解釈実行可能なアーキテクチャとして、データ駆動プロセッサを基礎としたストリーム駆動アーキテクチャの構想を提案した。(2)専用セルフタイム・ハードウェア機構のLSI設計HTTP、SMTPのような高位レイヤ・パケットの検査法として、マルチ入力型AC-FailアルゴリズムとAC-Optアルゴリズムを併用するシグナチャ検索方式の専用回路を設計し、FPGA上でも約1G bpsの性能を達成できることを確認した。また、これらを実現するための高機能なセルフタイム制御回路として、2本のパイプライン間の柔軟な相互転送を許すセルフタイム制御回路を設計し、0.18μmCMOSで400M packet/秒で動作できる見通しを得た。
すべて 2007 2006
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International Conference on Parallel and Distributed Processing Techniques and Applications (to be published)
International Conference on Next Era Information Networking
ページ: 410-413
ページ: 277-279
ページ: 399-401
ページ: 402-404
ページ: 133-138
