| 研究概要 |
本研究の目的は,年々,超高速化・高機能化するデジタル機器やコンピュータシステムの限界を打破するため,新しい設計手法および構成法である非同期式システムについて,その基礎理論と機器構成を行ない計測・評価するものである.
本年度はその目的に沿って,
1.様相の扱える3値論理のシステムQtを提案した.多値論理の分野でも最近,話題になるテーマでもある.非同期システムなど従来のブール代数では扱えない時間情報や因果律を扱える.
2.非同期システムの検証に関する研究成果を発表した.検証ツールSMVなどを使用して,複雑になる非同期システムの振る舞いを高速に検証する手法を与えており,斬新である.
3.非同期パイプラインシステムの検討とヒステリシスを持つ基本ゲートの提案:フローティングゲートを応用したヒステリシスを有する非同期回路向けしきい素子を開発し,そのしきい値を可変にできる構成まで開発した.デバイスのシミュレーションにNG-SPICEを使用した.
4.2線式非同期回路用のライブラリを開発しVHDLに実装した.また,これを用いて種々の非同期回路を設計できることを示した.FPGA上に,提案している相対遅延で実装できる.
また,非同期システムをFPGAに実装したときの測定器として8チャンネルのデジタルトレーナーを試作し,これが良好に動作した.
以上,電子部品の購入,論文掲載料,国際学会・国内学会の参加に科研費を使用した.
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