| 研究概要 |
本研究は,年々,高速化・高機能化するコンピュータシステムの限界を打開するため,新しい非同期システムの設計手法や構成法,さらに構成要素(新機能のゲート回路など)を提案している.実際にFPGA上にシステム構成し,動作確認や評価を行うものである.
本年度はその目的に沿って
1.ヒステリシスを有するしきいゲートを提案しその回路構成とレイアウトを発表した.さらに,ヒステリシスを有するしきいゲートのしきい値を可変できる素子を開発した.これら提案したゲートを用いてALUを構成しデモンストレーションを行った.
2.ペトリネットを用いて非同期パイプラインシステムの動作を記述し,いくつかのパイプラインシステムの比較を行った.これによりパイプラインシステムの共通な動作原理を抽出することができた.さらに非同期パイプラインシステムのFPGA実装を行った.
3.非同期システムを市販のFPGAに実装するために2線論理構成のためのVHDLライブラリを開発し,発表を行った.
4.各種C素子回路の回路動作をSMVによって検証を行い,どのC素子がどの遅延モデルで動作可能かを分類した.
以上,学会参加費・旅費,機器購入,電子部品購入に科研費を使用した.
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