研究概要 |
平成17年度は,特に単電子トランジスタ(SET : Single-Electron Transistor)をターゲットとして研究を実施し,交付申請書の項目(a)〜(b)に対応して,以下の成果を得た. (a)2値・多値融合論理によるSET/CMOS混載回路の設計論について検討した.まず,SETおよびCMOSによる2値・多値融合論理ゲートファミリーを体系化した.また,ハードウェアアルゴリズム記述言語ARITHおよび合成用データ構造CTDを用いた上位設計フローを確立した.この設計フローでは,ハードウェアアルゴリズムの記述から2値・多値融合論理ゲートのネットリスト(SET/CMOS混載回路)を生成する.さらに,回設計のために,SET物理モデルをSmartSpiceあるいはHSPICEに組み込んだSET/CMOS混載回路シミュレータの開発を検討した. (b)SET/CMOS混載による超低電力機能モジュールの基本設計について検討した.特に,SET/CMOS混載による(i)超低電力論理回路(ランダムロジック),(ii)超低消費電力算術演算回路(データパス),(iii)超高密度多値機能メモリなどの設計法について検討した.これらの設計では,SETの特長的な機能性として,「低消費電力」,「マルチゲート構成」,「多値論理」,「多値メモリ」を駆使することで,従来のCMOS回路と比較して,素子数と消費電力の大幅な削減が可能であることを確認した.
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