| 研究概要 |
本研究では、4次元データ圧縮の基本となるベクトル量子化アルゴリズムを提案すると共に、シストリックメモリアーキテクチャに基づく4次元データ処理専用プロセッサを設計し、実装を行った。以下、平成17年度の研究実績について概要を述べる。
競合学習に基づいたベクトル量子化に対し、1)最大ひずみを抑制するデータ適応アルゴリズム,2)空間分割並列処理方式による高速ベクトル量子化アルゴリズムを確立した。1)はデータ圧縮においてその単位となるブロックの最大ひずみを抑えるものであり、最大ひずみを考慮せずに平均ひずみの最小化を目的としていた従来のアルゴリズムと比べ、頻出はしないがデータを特徴づけるような情報を保持する点で優れている。2)は並列処理により競合学習を高速化するためのもので、分割された空間における粗粒度並列性を利用している。
次に、シストリックメモリアーキテクチャに基づく競合学習専用プロセッサの設計を行った。本アーキテクチャは、シストリックアレイによる超並列演算と、演算回路近傍にメモリを配置する機能メモリの広帯域データ参照の2つの特長を併せ持つ。設計したプロセッサは、競合学習に基づくベクトル量子化を非常に高速に処理可能であるとの見積もりが得られており、FPGAによる試作結果から、シストリックメモリの超並列性が汎用プロセッサと比べて高い速度向上を与えることを確認できた。また、試作ではハードウェアコスト低減のために固定小数点演算器を用いていたが、より汎用な4次元データ処理を可能とするために、浮動小数点演算器を用いた汎用のデータパスを搭載するシストリックメモリアレイの設計を行った。この4次元データ処理専用プロセッサの大規模試作のために、大規模FPGAボードを購入した。来年度に引き続き試作予定の専用プロセッサは、36GFLOPSの短精度浮動小数点演算性能を達成するとの見積もりが得られた。
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