研究課題
本年度はまず、VLSIシステムにおける温度や電圧などの外部環境変化による信号のタイミングエラーへの対処を目的に、2線2相式の非同期回路について研究を行った。2線2相式非同期回路は配線や要素回路を細粒度に冗長化し、事象駆動原理に基づき演算などを行うものである。したがって、タイミングエラーに対し非常に高い信頼性を持つが、その反面、通常の同期式回路に比べ消費電力が2倍から数十倍になってしまうという欠点を持つ。そこで、プログラム実行中のデータを動的に解析し、必要な場合のみ2線2相式回路で演算を行うことで、消費電力削減を行う回路技術について検討を行った。具体的には、対象となる演算回路への入力が前回の入力と一致しているかを動的に比較し、一致していた場合は2線2相式回路による演算を省略し、別の信号線を用いて演算の終了を通知する。シミュレーションによる評価を行った結果、従来の2線2相式回路に比べ最大で約70%もの消費電力を削減できることがわかった。次に、VLSI上で実行される種々のアプリケーションの振る舞いを動的に解析し、それに応じて各種最適化を行うための基礎的な手法として、ハードウェアカウンタを利用した統計処理に基づく実行時最適化手法の研究を行った。本手法は、あらかじめ各種のプログラムを実行し、ハードウェアカウンタの情報を取得することで、アプリケーションの振る舞いとカウンタとの対応関係を統計的に学習しておき、後に対象プログラム実行中にカウンタを監視しつつ最適化を行うものである。本手法をVLSIの消費電力削減手法であるDynamic Voltage Scaling(DVS)に適用した結果、性能低下がほとんどなく大幅に消費電力が削減できることがわかった。
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情報処理学会研究報告 Vol.2006, No.8
ページ: 43-48
情報処理学会研究報告 Vol.2006, No.20
ページ: 157-162
電子情報通信学会技術研究報告 Vol.105, No.441
ページ: 37-42
