| 研究課題/領域番号 |
17H01709
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| 研究機関 | 東京大学 |
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研究代表者 |
藤田 昌宏 東京大学, 大規模集積システム設計教育研究センター, 教授 (70323524)
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| 研究期間 (年度) |
2017-04-01 – 2020-03-31
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| キーワード | 自動バックアップ / パワーゲーティング / ハイパフォーマンス・コンピューティング / 不揮発性メモリ / 低消費電力 |
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| 研究実績の概要 |
パワーゲーティング機構を低消費電力化だけでなく、計算高速化にも適用可能であることを実証するため、論理関数の充足可能性判定（Satisfiability checking, SAT）問題を解くSATソルバーを例として評価を行った。SAT処理において、変数による場合分けを行う際に、現在の場合では充足不可能なことが判明した際にはバックトラック処理をし、最後の場合分けをキャンセルする（最後の場合分けが充足不可能であることが分かっている場合には、充足可能になる可能性のある場合までキャンセル処理をする）必要があるが、パワーゲーティング機構をうまく利用することで、これを数サイクル以下で実行できる。つまり、最寄りの場合分けをパワーゲーティング処理の電源オフ動作で記憶しておき、実際には電源オンはせずに実行を続ける。そしてバックトラック処理が必要になった際には、電源オン動作のみ（電源オフ動作はしない）実行することで、瞬時にバックトラックを実現できる。また並行して、エッジにおける深層学習を行えるハードウェアアーキテクチャの内、パワーゲーティング機構を有効利用できるものについて検討する。もともとエッジ処理なので、パワーゲーティング機構が実装されている可能性が高いため、それを低消費電力のみではなく、処理高速化にも活用することで、エッジにおける実時間学習の可能性を探っていく。評価はシミュレーションのみではなく、実際にFPGA上に実装するなど、分かりやすい形で行えるようにすることを目指す。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
SATソルバーの性能をいくつかの例題のSAT問題で評価したところ、5%程度実行時間が短縮できることが分かった。今後は、SATソルバーを利用している大規模処理、例えば、部分論理合成などでの評価を進めていく。また、不揮発性メモリを利用したエッジにおける深層学習処理のための新しいアーキテクチャについては、リング状に結合されたメニーコア（あるいは演算器群）やアレイ上に結合されたメニーコア上で、隣接通信のみで最適並列化処理が可能であることが判明した。演算器群を小規模メモリの集合として実現することで、不揮発性メモリを効率的に利用しながら、エッジにおいて深層学習が可能になる。また、そのアーキテクチャに対して、パワーゲーティング機構を利用した更なる高速化についても検討している。部分的にバックトラックできる機構があると処理が効率よく進む可能性があるため、詳細について解析している。FPGA上での実装についても、着実に進んでおり、一般の与えられた回路をFPGA向けに自動コンパイルする手法も、例題ベースで開発が進んでいる。
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| 今後の研究の推進方策 |
次年度は最終年度であり、これまでの研究成果をまとめ、デモなどを通じてわかりやすい形で成果を示していく。具体的には、SATソルバーの処理速度を実際の例で、その場で評価してデモできる環境を整える。エッジ向け実時間深層学習ハードウェアアーキテクチャについては、その基本性能をGPUなどとの比較を行いながらしっかり評価するとともに、パワーゲーティング機構を利用すればさらに性能向上が図れることを実証する。さらに近似計算などの周辺技術も取り入れることで、真にエッジで利用可能なハードウェアアーキテクチャとしてのデモを行っていく。
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