| 研究課題/領域番号 |
17H06148
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| 研究機関 | 東京大学 |
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研究代表者 |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| 研究分担者 |
前田 辰郎 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 研究主幹 (40357984)
入沢 寿史 国立研究開発法人産業技術総合研究所, エレクトロニクス・製造領域, 主任研究員 (40759940)
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| 研究期間 (年度) |
2017-05-31 – 2022-03-31
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| キーワード | MOSFET / Ge / III-V族半導体 |
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| 研究実績の概要 |
(1) layer transferによるチャネル形成技術・・・smart cutによるGOI形成技術確立のため、(100)面と(111)面Ge基板に対して、酸素イオン注入条件の絞り込みを行った。GeのELO技術では、転写前のエピ構造にSiGe系のヘテロ構造を施すHetero-Layer Lift-Off法の開発を試みた。Geの接合界面のSiによるパッシベーション、最終的なGe層の膜厚を精密に制御するためのSiGeエッチストップ層などをエピ構造に導入することで、Ge結晶性を維持しつつ、10nm以下の膜厚制御が可能であることが明らかになった。さらにデバイス化による本手法の有効性の検証を進めた。
一方、III-V-On-Insulator構造の実現のため、InAs基板にsmart cut 技術を適用し、酸素イオン注入を最適化することをInAs-OI構造の実現に成功した。また、直接ELO転写によるIII-V-OI作製にむけてGaSb系InAsヘテロ接合についての事前検討を行った。
(2) 低温SD形成と3次元CMOSコテクティビティ技術・・・3次元CMOSコテクティビティ技術を開発するために、転写技術によるFETの積層技術を開発した。GeのELO転写同一基板上で2回繰り返すことで、上下にGe FET/絶縁膜/ Ge FET/絶縁膜/Si基板構造を有する3次元CMOS向けの構造を作製した。この構造をもとに、効率的な上下配線工程の開発を行う。
(3) 高品質MOS界面形成技術・・・Ge MOS界面特性の向上のため、特に遅い準位の物理的起源の解明を進め、Ge MOS界面のGe酸化膜形成方法の検討を進めた。また、III-V MOS界面形成技術として、InAs表面の前処理手法の検討を行い、HF/BHF処理により、表面ポテンシャルを禁制帯中で大きく変化させることができることを明らかにした。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
(1) layer transferによるチャネル形成技術・・・GOI MOSFETの特性向上のため、(100)面に加え(111)面に対してもsmart cut法を適用し、イオン注入条件の最適化を進めた。また、HELLO法の開発により10nm以下の極薄膜Ge層を実現した。実際に、この構造を使ってFETを作製すると電子移動度が膜厚現象により移動度が向上する新しい現象を見いだした。また、smart cut法によるInAs-OI構造の基本作製プロセスを確立した。III-V-OI作製に使用する分子線エピタキシ(MBE)装置稼働のための準備を行った。
(2) 低温SD形成と3次元CMOSコネクティビティ技術・・・2次元的な微細化を打破する３次元化には、信頼性の高いチャネル積層化技術の確立が必要である。これまでのGeや化合物半導体の1回の貼り合わせについては十分にデバイス実証をされてきた。今回、ELO法による半導体転写を同一基板上に2回行うことを検討した。2回目の貼り合わせの際には、通常貼り合わせる基板にはデバイス等の段差が生じるためその表面平坦性の確保が特に重要である。我々は、絶縁性、接着性の高いベンゾシクロブテン(BCB)に注目し、1回貼り合わせ基板にBCBを塗布、平坦化し、さらにELO法にてGeの2回転を行った。BCBは化学的なELOプロセスに耐性を示し、2段積層に有効であることが明らかになった。
(3) 高品質MOS界面形成技術・・・Ge MOS界面欠陥の低減に関し、界面のGe酸化膜とhigh k膜との相互作用が重要であることが明らかになった。また、InGaAs/InAs MOS界面に関しては、単なる界面酸化膜の除去だけでなく、適切な界面酸化膜の形成も、界面特性向上の鍵になることを示した。
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| 今後の研究の推進方策 |
(1) layer transferによるチャネル形成技術・・・smart cut技術に関しては、(100)/(111)GeおよびInAsのそれぞれに関して、結晶品質の高い半導体層を実現するための酸素イオン注入条件、貼り合せ条件、薄膜化条件を探索する。特に、面内平坦性の高い半導体層を実現する上で必要なCMP装置を導入する。また、HELLO法による膜厚揺らぎの極めて少ない平坦なGe層を用いてpMOSでの評価も行う。更に、HELLO法のドナーエピ基板として、現在のGaAs基板から、SiやGeなど大口径基板を用いる事を可能にするために、SiGe系エピCVD装置の立ち上げを行う。III-V-OI作製においては、InAs基板もしくはGaSb基板から格子整合成長させたヘテロ構造に対して、ELO転写によるIII-V-OI構造を検討する。ヘテロ構造の界面構造が最終的なMOS特性に大きく影響を受けるため、結晶成長による界面特性改善を試みる。
(2) 低温SD形成と3次元CMOSコネクティビティ技術・・・3次元コネクティビティの実証のための半導体2段積層構造がBCBプロセスにより作製可能であることがわかったので、さらなる平坦性の確保はもちろんのこと、積層間隔制御や絶縁性評価、さらにはコネクティビティのためのホール形成技術などの開発を進める。また、積層InAs/Ge層に同時にメタル合金ソース・ドレイン領域を実現するため、実際にInAs/絶縁膜/Ge構造にコンタクトを形成して合金化反応を行い、課題を抽出する。
(3) 高品質MOS界面形成技術・・・界面欠陥を低減すると共に高い界面移動度を実現するために、種々の界面制御層の導入を進める。具体的には、ALD法による極薄SiO2層の導入やin-situプラズマ処理、in-situゲートメタル堆積などのゲートスタック形成方法を試み、その電気特性を詳細に調べる。
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