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2018 年度 実施状況報告書

インデックス生成関数の分解に関する研究

研究課題

研究課題/領域番号 17K00086
研究機関明治大学

研究代表者

笹尾 勤  明治大学, 理工学部, 専任教授 (20112013)

研究期間 (年度) 2017-04-01 – 2020-03-31
キーワード国際研究者交流、米国 / 関数分解 / 線形関数 / CAM(連想メモリ) / パターンマッチング / 書き換え可能回路 / モンテカルロ法
研究実績の概要

インデックス生成関数は連想メモリ(Content Addressable Memory:CAM)の機能を数学的に表現したものであり、インターネットのルータ、パターンマッチング回路などの設計で有用である。インデックス生成関数を用いると高速にパターンマッチングを実行可能である。申請者は、インデックス生成関数を複数のメモリやモジュール(IGU)に分解(分割)して実現する方法について研究を行った。関数分解では、列複雑度が重要である。重みkのインデックス生成関数を分解した際列複雑度を組み合わせ数学、および、モンテカルロ法を用いて予測する方法を求めた。

1.インデックス生成関数の分解に関して国際会議(ISMVL-2018, SASIMI-2018)で発表した。2. インデックス生成関数の変数最小化に関して国際会議(ISMVL-2018,DATE-2019 Workshop)で発表した。3.インデックス生成回路の変数最小化システムを国際会議のブースで展示した(DATE-2019)。4.論理関数のアフィン同値性を高速に検出するアルゴリズムを開発した(SASIMI-2018)。5.海外から共同研究者を招聘し、インデックス生成関数の分解に関して理論的な研究を行った。6. 線形関数を能率よく実現する方法を開発し国際会議で発表した(IWLS-2018).7. TCAMの故障を検出する方法を開発し、国際会議、学会論文誌(IWLS-2018、IEEE Trans. CAD 2018)に採択された。8.インデックス生成関数を表現するための変数の個数の平均値を導く公式を求めた(ISMVL-2018)。9. ニューラルネットワークをFPGAで効率よく実現する方法を開発し国際会議で報告した(ISCAS-2018)。10.日本のコンピュータの開発の歴史を国際会議で発表した(EUROCAST2019)。

現在までの達成度 (区分)
現在までの達成度 (区分)

2: おおむね順調に進展している

理由

インデックス生成関数の分解に関しては、国際会議で採択された(ISMVL-2018, SAIMI-2019). また、インデックス生成関数を回路実現する際に必要である変数最小化の方法を大幅に改良した。

今後の研究の推進方策

インデックス生成関数の分解に関しては、今後も共同研究を続ける予定である。また、インデックス生成関数の変数最小化に関しても、改良を続ける。最終年度は、国際会議(ISMVL-2019:カナダ)と国際会議(IWLS-2019:スイス)で論文発表の予定であり、そのため旅費がかかり、研究費を殆ど使い切る予定である。さらに最終年度であるので研究の取りまとを行う予定である。

次年度使用額が生じた理由

ISMVL-2019およびIWLS-2019 に参加予定。

  • 研究成果

    (16件)

すべて 2019 2018 その他

すべて 国際共同研究 (2件) 雑誌論文 (1件) (うち査読あり 1件) 学会発表 (12件) (うち国際学会 12件、 招待講演 1件) 備考 (1件)

  • [国際共同研究] Naval Postgraduate School(米国)

    • 国名
      米国
    • 外国機関名
      Naval Postgraduate School
  • [国際共同研究] Mathematical Institute of SASA(セルビア)

    • 国名
      セルビア
    • 外国機関名
      Mathematical Institute of SASA
  • [雑誌論文] A method to detect bit flips in a soft-error resilient TCAM2018

    • 著者名/発表者名
      I. Syafalni, T. Sasao, and X. Wen,
    • 雑誌名

      IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems.

      巻: 37 ページ: 1185-1196

    • DOI

      10.1109/TCAD.2017.2748019

    • 査読あり
  • [学会発表] Remarks on the design of first digital computer in Japan - Contributions of Yasuo Komamiya2019

    • 著者名/発表者名
      R.S. Stankovic, T. Sasao, J. T. Astola, and ,A. Yamada,
    • 学会等名
      International Conference on Computer Aided Systems Theory(EUROCAST-2019)
    • 国際学会
  • [学会発表] On a minimization of variables to represent sparse multi-valued input decision functions2019

    • 著者名/発表者名
      T. Sasao
    • 学会等名
      DATE-2019 Workshop
    • 国際学会 / 招待講演
  • [学会発表] Logic minimizers for partially defined functions2019

    • 著者名/発表者名
      T. Sasao, K. Matsuura, K. Kai, and Y. Iguchi,
    • 学会等名
      University Booth at Design, Automation and Test in Europe (DATE 2019)
    • 国際学会
  • [学会発表] On a memory-based realization of sparse multiple-valued functions2018

    • 著者名/発表者名
      T. Sasao
    • 学会等名
      International Symposium on Multiple-Valued Logic (ISMVL-2018),
    • 国際学会
  • [学会発表] An exact method to enumerate decomposition charts for index generation functions2018

    • 著者名/発表者名
      J. T. Butler and T. Sasao
    • 学会等名
      International Symposium on Multiple-Valued Logic (ISMVL-2018),
    • 国際学会
  • [学会発表] An exact optimization method using ZDDs for linear decomposition of index generation function2018

    • 著者名/発表者名
      S. Nagayama, T. Sasao and J. Butler
    • 学会等名
      International Symposium on Multiple-Valued Logic (ISMVL-2018),
    • 国際学会
  • [学会発表] A High-speed low-power deep neural network on an FPGA based on the nested RNS: Applied to an object detector2018

    • 著者名/発表者名
      H. Nakahara and T. Sasao
    • 学会等名
      International Symposium on Circuits and Systems (ISCAS-2018)
    • 国際学会
  • [学会発表] Analysis of cyclic row-shift decompositions for index generation functions2018

    • 著者名/発表者名
      J. T. Butler and T. Sasao
    • 学会等名
      Workshop on Synthesis And System Integration of Mixed Information Technologies" (SASIMI 2018),
    • 国際学会
  • [学会発表] A Method to identify affine equivalence classes of logic functions2018

    • 著者名/発表者名
      T. Sasao, K. Matsuura and Y. Iguchi
    • 学会等名
      Workshop on Synthesis And System Integration of Mixed Information Technologies" (SASIMI 2018),
    • 国際学会
  • [学会発表] Netlist conversion from costumer logic interface format (CLIF) to Verilog for legacy circuits2018

    • 著者名/発表者名
      I. Syafalni, K. Wakasugi, Y. Tongxin, T. Sasao and X. Wen,
    • 学会等名
      Workshop on Synthesis And System Integration of Mixed Information Technologies" (SASIMI 2018),
    • 国際学会
  • [学会発表] A logic synthesis for multiple-output linear circuits2018

    • 著者名/発表者名
      T. Sasao
    • 学会等名
      International Workshop on Logic & Synthesis (IWLS-2018)
    • 国際学会
  • [学会発表] Bit-flip errors detection using random partial don't-care keys for a soft-error-tolerant TCAM2018

    • 著者名/発表者名
      I. Syafalni, T. Sasao, and X. Wen
    • 学会等名
      International Workshop on Logic & Synthesis (IWLS-2018)
    • 国際学会
  • [備考] LSI-CAD.COM

    • URL

      http://www.lsi-cad.com

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公開日: 2019-12-27  

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