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本研究は、FPGAクラスタにおける汎用的なクラスタ内・クラスタ間通信のためのフレームワークの構築、および構築に伴う各種要素技術の開発を目的としている。本研究計画では、Altera FPGAの開発環境の枠組みを用いて、パケット交換方式によるFPGA内のメモリモジュール・外部メモリ・PCIインターフェイス・ボード間インターコネクトなど、ボード間通信を含む様々なモジュール間通信機能を実現するコンポーネントを構築する。一方、FPGAへの実装を想定した、各種効率化手法に関する提案および評価を行っている。
上記につき、2018年度までに、「Avalon-Streamingインターフェイスを用いた一対一のモジュール間通信機能の実現」「複数のソフトコア・プロセッサが同時に稼働するシステムの試作と実験」を実現し、複数ボードにおける多対多の通信インターフェイスとなるルータ回路を実現し、動作確認と検証を行った。さらに、2019年度に、実証実験に堪える通信インターフェイスの実現を目指し、以下の項目を実現した。
(1) ルータ回路の性能評価を可能にするため、ボード間通信回路の改善と、メモリインターフェイスの改良を行った。具体的には、ボード間とボード内で異なる
クロック周波数で動作する機構の導入と、内部メモリの活用による高速化を行った。
(2) ルータ回路の性能と機能性向上のため、仮想チャネル機構の実装を行った。既存の規格であるQsys Interconnectの活用のため、信号を変換するための回路
を作成した。上記の結果に基づき、2020年度は、国際会議および論文誌への投稿を行い、それぞれ採録された。さらに2020年度以降は、メモリアクセスの効率化手法に関する検討を行っており、論文誌に掲載された。
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