| 研究課題/領域番号 |
17K06400
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| 研究機関 | 東京理科大学 |
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研究代表者 |
松浦 達治 東京理科大学, 理工学部電気電子情報工学科, 助教 (60737609)
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| 研究期間 (年度) |
2017-04-01 – 2020-03-31
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| キーワード | A/D変換器 / 半導体集積回路 / 高精度 / 高速 |
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| 研究実績の概要 |
「低電力AD変換器のデジタルアシストによる高精度化の研究」の基本検討を行った。提案している上位と下位ビットに分けてAD変換を行う方式は、高精度が必要な上位ビットはβ進のサイクリックAD変換を、低電力高速性を出したい下位ビットは2進逐次比較AD変換方式で実現する。
平成29年度（初年度）の計画では、(1)提案方式の正しさをMATLAB/Simulinkビヘイビアツールで確認する、(2)電力と速度と精度の定量性を確立する、としていた。
これに対して (1)平成29年3月9日の電気学会・電子回路研究会にて「サイクリック＋逐次比較一体型A/D変換器の基本検討」と題して、また(2)2017年7月22日～24日、ポーランド、ビドゴシュツで開催されたMIXDES 2017 (Mixed Design of Integrated Circuits and Systems)にて、「Non-binary Cyclic and binary SAR Hybrid ADC」と題して学会発表した。
発表(1)は、上位を1.5-bit2進サイクリックADCで実現し、下位を2進重みの容量を用いた逐次比較ADCで実現した。原理確認を目的に上位4-bit, 下位4-bitで設計し、8-bit変換を2uSで実現した。発表(2)は、上位をβ変換サイクリック方式に改め、上位4-bit、下位を10-bit逐次比較ADCとした。333kspsの変換速度で、有効ビット13.1-bitを2mAの低電力で実現できることを示した。下位の逐次比較ADCはオペアンプを用いないので低電力・高速が実現できる。実際の90nm CMOS LSIに実装できる完全差動型の回路で実現しており、試作できる状態である。
以上、当初の目論見のアーキテクチャにより低電力ADCで高精度化が実現できることをシミュレーションレベルで実証できたと考える。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
平成29年度（初年度）の計画では、(1)提案方式の正しさをMATLAB/Simulinkビヘイビアツールで確認する、(2)電力と速度と精度の定量性を確立する、としていた。
これに対して上記、研究実績の概要に記したように90nm CMOSプロセスでレイアウトできる状態の回路設計を行い、目論見通り「低電力AD変換器のデジタルアシストによる高精度化が可能なことを示した。
ただし、研究環境の変化(所属研究機関が変わったこと）等により当初考えていた90nm CMOSプロセスデバイスによる試作実証は難しくなった。その代わり65nm CMOSプロセス、または150nm CMOSプロセスでの試作機会はあることになった。したがって今後90nm CMOSでの設計を65nmまたは150nmへの設計変更を行う必要はあるが、提案するAD変換方式の有効性はシミュレーションで実証できたと考えている。
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| 今後の研究の推進方策 |
今後の研究の推進方策として、(1) 一つは上記したように試作プロセスを変更する必要があるのでこれについて検討を進める。
またもう一つは、(2) A/D変換を上位ビットと下位ビットに分けて、高精度や低電力高速などの利点を分離してハイブリッドのA/D変換アーキテクチャが有効なことが示せたと考えている。そこでこれを進展させて、精度が必要な上位ビットには高精度なA/D変換器アーキテクチャを用いて、下位ビットは低電力高速が実現できる逐次比較ADCを用いることが有効であると考えている。
上位の方式としては、デジタル誤差補正を行うβ変換サイクリックA/D変換方式の他、高精度が実現できるインクリメンタルΔΣA/D変換方式などが有効と考えられる。そこでこの研究の枠組みの中で、このインクリメンタルΔΣADC+2進逐次比較ADC方式のアーキテクチャについても検討を進める予定で考えている。
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| 次年度使用額が生じた理由 |
平成29年度の実施状況と今後の計画に記したように、試作プロセスは65nmと150nm CMOSの計画を考えている。65nmおよび150nm CMOSの計画ではチップ試作の費用と、評価基板の費用が必要になり、旅費等を絞って余らせた平成29年度の費用を移して使用する予定で計画中である。
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