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最終年度は、100V量子交流電圧標準を実現するために必要な、ジョセフソン電圧標準チップの設計と作製プロセスの改善、ならびに作製した素子の評価を行った。まず設計においては、ジョセフソン電圧標準回路の動作マージンを改善するための回路の最適化を行った。ハイパスフィルタのインピーダンスを減少させるために相間絶縁層のSiO2を可能な限り薄くする作製プロセスの最適化を行った。次に作製プロセスにおいては、ジョセフソン接合の臨界電流が試作ごとにばらつく原因を検討したところ、ジョセフソン接合の下部電極の厚さに依存することがわかった。AFM観察により電極材料の窒化ニオブNbNのグレインサイズが膜厚によって異なることがわかり、これが臨界電流のばらつきの原因であることが特定できた。また素子作製歩留まりの改善のための素子作成プロセスの見直しや条件出しを行った。特に、配線層の平坦化プロセスの装置にトラブルがあり、条件がずれてしまう問題があったが、AFMで定量的に平坦化の進捗を評価する手法を見出し、作製歩留まりの改善ができた。作製した素子を効率よく評価するための室温回路の設計と作成、測定プログラムの自動化を行った。また、冷却時に基板が収縮することで発生する熱応力でチップが破損することが長年の課題であったが、基板にスリットを設けることで熱応力を半分に低減できることを数値計算で確認し、結果を論文発表すると同時に実際の素子評価に採用した。
これらの回路の見直し、作製プロセスの見直し等により、目標の100V量子交流標準素子に必要なジョセフソン電圧標準チップをいくつか得ることができ、これらの素子を使って実際に100Vの交流を発生させるシステムを構築する道筋をつけた。
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