| 研究課題/領域番号 |
17K12661
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| 研究機関 | 会津大学 |
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研究代表者 |
小平 行秀 会津大学, コンピュータ理工学部, 上級准教授 (00549298)
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| 研究期間 (年度) |
2017-04-01 – 2020-03-31
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| キーワード | 集積回路設計自動化 / 遅延ばらつき / 経年劣化 / 歩留まり改善 / 遅延調整可能素子 |
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| 研究実績の概要 |
LSIの微細加工技術の進歩により，回路の動作速度の向上，消費電力の削減などの集積回路の性能の向上が進んでいる一方，遅延ばらつきと経年劣化による集積回路の誤動作が問題となっている．本研究では，製造後に遅延値を変更できる素子(PDE)をクロック回路に挿入することで，遅延ばらつきや経年劣化による誤動作から回路を回復させる機構を持つ，信頼性の高い集積回路の設計支援システムを開発することを目的とする．
昨年度までの研究において，消費電力を削減するためのPDEの構造と，PDEの個数を削減するためのクラスタリング手法を提案した．特にクラスタリング手法を用いることで，歩留まりの改善率が低下するものの，回路面積と消費電力が削減されることを確認した．しかし，このクラスタリング手法を用いるためには，計算時間が長いゲートレベルでのモンテカルロシミュレーションを実行し，PDEの遅延の調整量をあらかじめ予測する必要があるため，大規模な回路に対してこの手法を適用するのは現実的ではない．
そこで本年度は，これまでのゲートレベルでのモンテカルロシミュレーションを用いずに，市販のEDAツールによって統計的静的遅延解析を実行し，得られたばらつき予測を元に記憶素子間でのモンテカルロシミュレーションを実行することで，計算時間を削減する手法の検討を行った．本年度で設計フローの構築まで終了し，今後そのフローの性能評価を行う予定である．
また，さらなる消費電力を削減することを目的に，複数の電源電圧を用い，ゲート単位で異なる電源電圧を設定可能な集積回路の設計フローを提案した．この多電源設計手法とPDEを用いた設計手法を組み合わせることで，消費電力をさらに減少すると期待できる．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は，これまでのゲートレベルでのモンテカルロシミュレーションを用いずに，市販のEDAツールによって統計的静的遅延解析を実行し，得られたばらつき予測を元に記憶素子間でのモンテカルロシミュレーションを実行することで，計算時間を削減する手法の検討を行った．これにより，大規模な回路に対して，PDEを用いた集積回路の設計手法を適用する環境を整えることができた．小規模な回路より大規模な回路の方が，配線遅延やゲート遅延が大きい傾向があり，遅延のばらつき量も大きくなる．本年度の研究の成果が，今後の研究における評価実験の際に基本的なツールとなるものである．
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| 今後の研究の推進方策 |
本年度に提案したPDEを用いた集積回路の設計フローを用いて，大規模な回路へPDEを用いた集積回路の設計手法を適用し，評価実験を行う．また，PDEが有するバッファのサイズや段数の変更，クラスタリングにおけるクラスタの構成法の変更を検討する．
さらに，提案設計フローにより設計した集積回路に対して経年劣化のモデルを用いて経年劣化後の歩留まりを見積もり，PDEを用いた集積回路の経年劣化に対する有効性を示すことを目指す．
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