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本研究では，製造後に遅延値を変更できる素子(PDE)をクロック回路に挿入することで，遅延ばらつきや経年劣化による誤動作から回路を回復させる機構を持つ，信頼性の高い集積回路の設計支援システムの開発を行った．従来のPDEを挿入した設計手法と比較して消費電力を削減するために，新たにPDEの構造を提案し，PDEを削減するためのクラスタリング手法を提案した．また，従来手法から設計手順を見直すことで，設計時間を100倍程度高速化した．計算機実験において，従来のクロック同期方式の回路と比較したところ，面積や消費電力の増加を抑えつつ，歩留まりが改善されることを確認した．
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