| 研究課題/領域番号 |
18002004
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| 研究機関 | 東北大学 |
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研究代表者 |
大見 忠弘 東北大学, 未来科学技術共同研究センター, 教授 (20016463)
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| 研究分担者 |
白井 泰雪 東北大学, 未来科学技術共同研究センター, 准教授 (70375187)
北野 真史 東北大学, 未来科学技術共同研究センター, 准教授 (60420048)
寺本 章伸 東北大学, 未来科学技術共同研究センター, 准教授 (80359554)
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| キーワード | 半導体電子工学 / 半導体製造工学 |
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| 研究概要 |
超高性能・超低消費電力バランスドフルCMOSシステムLSIの実現について、(1) p-MOSFETはSOI基板上の(551)面に作成し、n-MOSFETはSOI基板上の(551)面と(100)面側壁を併用して作成し、n-MOSFETとp-MOSFETの寸法を一致させた三次元バランスドCMOS構成、(2) ゲート電極とSOI層の仕事関数差で閾値制御を行うAccumulation型のMOSFET、(3) 原子オーダの表面・側面平坦化技術、(4) あらゆる面方位に高品質なシリコン直接窒化膜を形成、(5) 仕事関数を制御したn^+、p^+シリコン層上の低抵抗コンタクト、これらの技術開発が必要不可欠である。
平成20年度において、(100)面の原子オーダ平坦化に成功するとともに、同表面をラジカル酸化・窒化によってのみ絶縁膜/Si界面の原子オーダ平坦性を維持することが可能であることを見出した。ラジカル酸化により形成された原子オーダで平坦なSiO_2/Si界面を有するMOSトランジスタは、従来のSiO_2/Si界面を有するMOSトランジスタと比較し、ゲート絶縁膜の破壊電界強度が向上するとともにそのばらつきが抑制されることを明らかにした。さら、に、sub threshold swing factorの向上とばらつきの低減も確認された。また、n+領域にはW/ErSi_2、p+領域にはPd_2Siをシリサイドすることによりソースドレインの直列抵抗を10^-<10>Ωcm^2台まで低減することに成功した。これらの技術を導入したCMOSを用いてリングオシレータ回路を作製し、ゲート遅延を評価した結果、ゲート長220nm、ゲート絶縁膜厚3nmのデバイスサイズにおいてゲート遅延35psを実現した。
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