| 研究概要 |
大規模集積回路(VLSI)を構成するMOSトランジスタは,性能向上のため年々微細化されている.トランジスタの寸法が小さくなると,さまざまなばらつき要因が顕在化し,トランジスタの特性がばらつき,集積回路が動作しない,あるいは歩留まりが著しく低下する等の問題が発生する.本研究では,トランジスタの各種特性ばらつき要因を定量化することで,将来における微細トランジスタのばらつき量を予測し,さらに特性ばらつきを抑制する手法および新トランジスタ構造を提案することを目的とする.本年度は,特性ばらつきを抑制させる方法として基板バイアス効果を利用したしきい値電圧制御について検討した.その結果,極めて薄い埋込酸化膜を有する完全空乏型SOI MOSFETにおいて基板バイアスの印加により基板バイアス係数を変調させることが可能であることを実験的に示し,この基板バイアス可変のトランジスタがばらつき抑制に有利である上に,高速性も維持されることを明らかにした.さらに,超微細トランジスタにおけるナノ領域特有の特性ばらつき要因を調べるために,線幅5nm以下のシリコンナノワイヤトランジスタの特性は大きくばらつくことが明らかとなったが,[110]方向のpチャネルにおいては,量子閉じ込めによるサブバンドエネルギーが小さく特性ばらつきが大幅に抑制されることを実験的に明らかにした.
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