| 研究概要 |
大規模集積回路(VLSI)を構成するMOSトランジスタは, 性能向上のため年々微細化されており, ナノスケールデバイス特有の問題が顕在化し始めている. その一つの問題が特性ばらつき問題である. ナノスケールのさまざまな要因によりしきい値電圧等の重要なデバイスパラメータがデバイスごとにばらつき, 単体としてはデバイス動作するが集積回路が動作しない等の問題が発生している. 将来, ゲート長がさらに微細化されることは明白であり, ナノスケールに微細化されたトランジスタのばらつき対策は急務である. ばらつき対策は半導体企業を中心に講じられているが, デバイス物理に即したばらつきの根本対策は知られていないのが現状である. 本研究では, トランジスタ特性の実測とシミュレーションによりトランジスタの特性ばらつき要因を分離してばらつき原因を究明するとともに, 特性ばらつきの解決策を検討することを目的とする.
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