| 研究概要 |
n-Si(100)基板に,膜厚3.4nmのト7ネルルSiO_2膜を熱酸化により形成し,表面を希釈HF(0.1%)処理により反応活性なOH終端にした後,SiH_4ガスの減圧CVD(575℃,02Torr)によりSi量子ドットを自己組織化形成した(平均ドット高さ:6nm,面密度:3.5×10^11cm<-2>).その後850℃熱酸化を行うことで,ドット表面を酸化し(膜厚〜1nmまたは〜3nm),同様に2層目のドット形成を行った.2層目のSi量子ドット表面を希釈HF処理により水素終端後、EB1蒸着により厚さ〜1.8nmのNi膜を形成し,熱処理(300℃)または室温でリモート,H_2プラズマ(600MHz-ICP,260mTorr,400W)処理を施すことでNiシリサイドドットを形成した.その後,HF処理による表面自然酸化膜除去と,HC1処理による未反応Ni除去を行った.引き続き,リモートプラズマCVDによりコントロールSiO_2膜(〜22nm)形成後,Alゲート電極(直径1nm)を形成した.
ハイブリッドドットフローティングゲートMOSキャパシタの高周波容量-電圧(C-V)特性を調べた結果、電子注入(放出)による正(負)のフラットバンド電圧シフト(ΔV_<FB>)が明瞭に観測できた.ここでNiSiドット内の電子数がドット当たり1個変化した場合のΔV_<FB>は約1.1Vと見積もられ,多数電荷が注入保持されていることが分かる.掃引速度0.1V/sおよび2V/sで測定したC-V特性から得られたΔV_<FB>を最大印加ゲート電圧|Vg|の関数としてまとめた結果,掃引速度2V/sの場合,Siの伝導帯端とNiSiドットのフェルミレベル差を反映して,電子放出が起こるバイアスにしきい値が観測される.一方,掃引速度を十分遅くした場合(0.1V/s),注入電荷量が飽和しているため,正負の最大印加ゲート電圧に対して|ΔV_<FB>|がほぼ等しくなっている.次に,バルスゲートバイアス印加により電子注入・放出したときのΔV_<FB>をパルスバイアス印加時間の関数としてまとめた結果,正バイアス・ばるす印加によるΔV_<FB>の増加はドットフローティングゲート中の電荷量の増加レートが,段階的に減少することを示している.同様に,電子注入後の負バイアスパルス印加においては,放出レートが段階的に減少する.これらの結果は,Si量子ドットに比べて深い閉じ込めポテンシャルを持つNiSiドット内の電子数の変化がSi量子ドットの離散化したエネルギー状態で制限されることに起因しているど解釈できる.
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