研究課題
三次元の分子構造シミューレーションのような分野では高速フーリエ変換(Fast Fourier Transform : FFT)がインテンシブに必要とされる。このような場合にはハードウエアによる実行が高速性に優れるため、FFTシステムの集積回路が望まれている。本研究の目的は、集積化技術として超伝導体技術を用いて、開発済みのセルライブラリを導入して、超伝導回路の特徴を生かした高速フーリエ変換システムを構築することである。FFTアルゴリズムではN点の離散時間フーリエ変換(Discrete Fourier Transform : DFT)を点のDFTに帰着することによって高速に計算でき、これは乗算器、加算器と減算器で構成されるバタフライ回路によって計算される。乗算回路の比較より、4ビットの場合にはAND/RCAを用いた乗算器が接合数、サイズ、遅延の全てのパラメータで優位性を持つことがわかった。加算器としてリップル・キャリー・アッダーを用いた。これは上記の乗算器の一部で実現可能である。また、加算回路を用いて減算回路も実現できる。ジョセフソン接合のパラメータには、NEC(株)の2.5kA/cm^2 Nb/AlO_x/Nb標準プロセスを想定した値を用いた。ディジタルシミュレーションはVerilog-XLを用いて行った。これにより4ビット2点FFT回路を設計しレイアウトを得、動作シミュレーションを行った。現在の製造プロセスによる接合のスイッチング時間は2.6ps程度であり、これをさらに短縮するには、臨界電流密度を上げ、接合容量を小さくする必要がある。この乗算回路を用いたバタフライを1.35GHzのクロック周波数で動作させたときに、計算時間が4.5nsオーダーとなった。乗算回路計算時間は890psであった。一方、半導体回路では、遅延が652psの32ビットの90nm CMOS乗算回路が発表されている。ビット数の違いはあるが、この二つの回路の性能は同程度である。しかし、90nmに対してジョセフソン接合サイズが2.0umであり、集積化には余裕がある。さらに、既に実現可能なプロセスの向上を考慮すれば、本回路構成でも半導体回路の性能を上回ると見積もることができる。
すべて 2007 2006
すべて 雑誌論文 (6件)
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