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FFTアルゴリズムではN点の離散時間フーリエ変換(Discrete Fourier Transform: DFT)を2点のDFTに帰着することによって高速に計算でき、これは乗算器、加算器と減算器で構成されるバタフライ回路によって計算される。前年度の乗算回路の比較より、4ビットの場合にはAND/RCAを用いた乗算器が接合数、サイズ、遅延の全てのパラメータで優位性を持つことが分かったためこれを19年度チップ化した。加算器としてリップル・キャリー・アダーを用いており、これは上記の乗算器の一部で実現可能である。また、加算回路を用いて必要な減算回路も実現できる。ジョセフソン接合のパラメータには、NEC(株)の2.5kA/cm^2 Nb/AlO_x/Nb標準プロセスを想定した値を用いた。昨年度のディジタルシミュレーションはVerilog-XLを用いており、これにより4ビット2点FFT回路を設計しレイアウトを得、動作シミュレーションを行っており、これを継続中である。また製作した4ビットの乗算器のチップは、測定によりその動作が期待通りであることを確認した。これは低速の測定であるため今後高速測定へと移行の予定である。また8ビット化へのグレードアップを検討中であり、乗算器に関しては設計を完了してチップ化へと移行する予定である。現在の製造プロセスによる接合のスイッチング時間は2.6ps程度であり、これをさらに短縮するには、臨界電流密度を上げ、接合容量を小さくする必要がある。この乗算回路を用いたバタフライを1.35 GHzのクロック周波数で動作させたときに、計算時間が4.5nsオーダーとなった。乗算回路計算時間は890psであった。8ビットシステムではこれらの改善を図りより高速化を行い、実測する予定である。
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