研究課題
FFTアルゴリズムではN点の離散時間フーリエ変換(Discrete Fourier Transform : DFT)を2点のDFTに帰着することによって高速に計算でき、これは乗算器、加算器と減算器で構成されるバタフライ回路によって計算される。前年度は、4ビットのAND/RCAを用いた乗算器を製作し、その乗算器のチップは、測定によりその動作が期待通りであることを確認した。この回路は加算器としてリップル・キャリー・アダーを用いており、回路面積は優位であるがビット数を上げた場合の速度は劣化するため、今年度は4ビットのAND/CLAを用いた乗算器を製作し、並列動作を行わせた。これに先立ち4ビットのCLA加算回路を製作し低速の測定に成功、さらに高速測定を行い完全動作を確認した。これを基に4ビットのAND/CLAを用いた乗算器を製作し、低速の測定に成功した。高速測定は現在進行中である。ディジタルシミュレーションのジョセフソン接合のパラメータには、SRLの2.5kANcm^2Nb/AIO_x/Nb標準プロセスを想定した値を使いVbriog-XLを用いている。これにより4ビット2点FFT回路を設計しCLAバージョンのレイアウトを得、動作シミュレーションを行っており、これを継続中である。またCLAバージョンでの8ビット化へのグレードアップを検討中である。現在の製造プロセスによる接合のスイッチング時間は2.6ps程度であり、これをさらに短縮するには、臨界電流密度を上げ、接合容量を小さくする必要がある。今年度中に臨界電流密度を上げ、接合容量を小さくした接合によるシステムの検討を行い、高速化と消費電力の観点から半導体回路に対する優位性を確立する予定である。
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