| 研究概要 |
本研究では,回路技術としてパワースイッチを用いたパワーゲーティング手法をもちいて,高性能プロセッサの低消費電力化を目指している。前年度の検討より,パワーゲーティング手法は有効ではあるが,パワーオンに要する時間が性能に与える時間オーバヘッド,および,パワースイッチのオン,オフ動作が消費する電カオーバヘッドの軽減・隠蔽がさらなる有効性のために必要であることがわかった。そこで,まず回路技術として,パワースイッチを局所的に共有する方式を提案した。これにより,パワースイッチの配線抵抗を減らすことができ,時間オーバヘッドの短縮が数サイクル程度まで可能となった。次に,その時間を隠蔽するアーキテクチャ技術として,パワーオンの必要性を予め検知するパイプライン構成を提案した。また電力オーバヘッドに関しては,前年度に検討を加えた命令実行方式である,キャッシュミスが複数重なった場合に全てのミスが解消するまで命令実行を時間的に細粒度にパワーオフする方式を改良し,さらに,命令レベルの並列度を動的に検出することで時間的により粗粒度に演算器のパワーをオフにする方式を組み合わせることで,より効果的に消費電力を低減できることを示した。電力オーバヘッドを含めて消費電力を評価する環境として,パワーオフ期間と電力削減量を予め回路レベルで詳細シミュレーションした結果と,高速なサイクルレベルシミュレーションを組み合わせるハイブリッド方式を検討し,プロトタイプを実装した。上記と並行して,チップマルチプロセッサ構成において問題となる共有リソースの影響を統計的に学習することで,要求される処理性能に応じて消費電力を効果的に削減するアルゴリズムの開発とそのプロトタイプ実装を行った。
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