研究課題
本研穽では、次世代MOSFETにおいて、低いSiO_2換算膜厚(EOT)を達成するために不可欠なMetal-Gate/High-k膜/Siゲートスタック構造の形成手法の構築を目指した。目標は、同一膜厚のSiO_2に比べて大幅な(6桁程度)リーク電流低減、Si酸化膜と同程度の界面特性の実現である。平成19年度に得られた成果は、以下の通りである。(1) 熱酸化とそれに続く化学エッチングによりSiO_2(1.5nm)/Si構造を形威した。この構造の上へスパッタリング法を用いて2.5nmのHf堆積と酸素プラズマ照射によるHf表面酸化を、電子サイクロトロン共鳴プラズマにより同一真空中で行った。その後、熱処理によりHfO_xとSiO_2とを界面反応させてhigh-k膜を形成する手法を構築した。Hf表面酸化時間とPDA温度に着目して最適化を図り、EOT=1.15nm、同一膜厚のSiO_2膜に比べて4桁のリーク電流の低減を実現した。(2)過渡接合容量(DLTS)法により、High-k膜/Si界面の界面準位D_<it>を評価した。その結果、デバイス動作特性に支障のない良好な特性(D_<it>=1×10^<11>cm^<-2>eV^<-1>)を持つことを明らかにした。また、断面TEM観察から界面が急峻であること、界面に欠陥は観測されないことを確認した。(3)Meta-Gate電極の検討として、Au、Pt、HfN、TaN、Al、Hf金属に対しで加工手法を確立すると共に、SiO_2およびHfO_2上の実効仕事関数φ_<eff>を詳細に調べた。その結果、AuとPtは高いφ_<eff>値(約5.0eV)を、HfNとTaNは中位のφ_<eff>値(4.5eV)を、AIとHfは低いφ_<eff>値(約4.0eV)を持つことを明らかにした。これにより、n-およびp-チャネルMOSFETのしきい値電圧制御が可能となった。
すべて 2007 その他
すべて 雑誌論文 (4件) (うち査読あり 3件) 学会発表 (4件) 備考 (1件)
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http://astec.kyushu-u.ac.jp/nakasima/naka_home.htm
