| 研究概要 |
ディープサブミクロン技術では素子や配線のサイズが縮小し,寄生素子や信号変化によって発生するノイズが回路動作に影響を与えるようになってきている.特に信号線間の結合容量によって発生するクロストークノイズはディジタル回路に多大な影響(クロストーク故障)を与えることが知られている.また同期式ディジタル回路が主流の現在では,クロック信号にクロストークノイズが発生すると,回路内の様々な箇所に誤動作を引き起こす可能性がある.クロストークの発生は一般に意図しない原因による偶発的なものであり,またその原因の完全な排除は困難である.よってそれを故障として検出することも完全ではないことである.従って,クロストークノイズが発生しても正常動作を保証できる耐ノイズ性のある回路設計手法が有効であると考えられる.本研究ではこのような立場に立ち,同期式回路で不正なクロックパルスが発生しても正常な動作を保証できるクロック信号の生成方法と同期信号の検出方法を提案した.またこれらの方法は従来設計と互換性のあるものを目指した.更に,これらの機能を実現した回路はアダプタ回路として従来設計のクロック素子もしくはフリップフロップに付加できれば,既存の同期式回路に容易に組み込むことができる.これらの研究目標に対して,今年度は以下の成果を得ることができた.
1.エッジトリガタイプのフリップフロップを使用した順序回路を対象に,不正なクロストークパルスの影響を受けない順序回路の設計法を提案した.クロストークの影響を排除・防止するためには,正当なクロックパルスとクロストークノイズ(不正なクロックパルス)を識別しなければならない.通常の単発クロック信号を同期式回路に利用したのでは,これらの識別は困難である.よって本研究では,2重(複数)のクロックパルスを正当なクロック信号とすることで,この問題を解決する.この方法では,クロック生成器が規則的な2重クロックパルスを生成し,クロック検出器がそれを正当なクロック信号として検出する.
2.既存の設計資産を有効に活用するために,クロック生成器と検出器をアダプタ回路として実現し,それらを既存の回路に組み込むことを目指した.この方針を満足するようなアダプタ回路として提案手法を実装し,従来の順序回路に適用可能な実装方法であることを回路シミュレーションを用いて確認した.
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