| 研究概要 |
本研究課題では,面積の限られたプリント基板上にICやVLSIなどの電子部品を効率的に配置するフロアプランへの応用を想定し,一般に限られた空間における箱詰め問題を解決する新しいアルゴリズムの検討を行ってきた.これまでは,1個もしくは複数個の単位ブロックから構成されるD角形ブロックをピースとする箱詰め問題の解法の提案とその高速化,および本提案法の3次元対象領域への適用などについて検討を行い,有効な結果を得ている.
当該年度は,実際のICやVLSI等の角形素子に対応した汎用的な形状のブロック(A角形ブロック)をピースとする配置問題への一般化を検討するとともに,特定の素子間のピンツーピン配置を考慮した制約付きの素子配置問題への拡張についても検討を行った,前者については,各A型ピースに対してこれを内包するD型ピースを対応させることで, D角形ブロックの箱詰め問題に帰着できることを明らかにした.また,後者については,ピース間の配置の好ましさを示す「好み評価尺度」を導入し,従来のD型ピースの配置問題の可能解の中から最も望ましい解を選択する問題に帰着できることを明らかにした.
当該年度の研究成果については,研究計画が当初の予定よりやや遅れてしまったことから,現時点では未発表となっている.現在,国内のジャーナル誌への投稿に向けて準備を進めているところである.
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