| 研究概要 |
研究計画最終年度となる本年度は,温度上昇によって68℃付近で3〜4桁の抵抗値変化即ち相転移を示すVO_2薄膜をベースとして,微細加工技術を導入してプレーナ型電界誘起スイッチングデバイスを試作し,スイッチング特性の評価を行なった。
プレーナ型テバイスとして2種類の構造を作製した。それらは,電極幅,ギャップ長が共に10μmのデバイスAと,電極幅1500μm、ギャップ長が5μmのデバイスBである。いずれも電極材料としてTiを使用して電気的に良好なコンタクト維持のためにTi上に金を積層した。デパイスAではリフトオフ法を用いて10μm幅のVO_2ストリップラインを形成した。このようなナローストリップライン構造とすることで,VO_2膜の高い初期抵抗値を実現できた。VO_2膜の初期抵抗を高く保つことによって,抵抗スイッチング時の動作電流を低減し,スイッチング前後の抵抗比を高くとることができる。デバイスBではVO_2膜の幅が1500μmと広いために初期抵抗値は低くなるが,抵抗変化時の挙動をデバイスAとの比較から検討することができる。
これらのデバイスにパルス電圧を印加して,電界誘起スイッチングを調べた結果,ストリップライン構造を導入した10μm/10μmデバイスでは初期抵抗値を8800Ωと高い値とすることができ,6Vのパルス印加によって明暸な抵抗スイッチングを観測した。 スイッチング後の抵抗値は800〜3000Ωとなり,その値はパルスの渡高値やパルス周波数に依存した。また,100KHz,デューティ比10%のパルス入カに対してはスイッ千ング応答時間は200nsと高速であった。この応答時間は電によってデバイスが結晶構造変態を生じる68℃程度へ温度上昇するのに要する時間オーダーよりも短く、電子的挙動に基づくものであることが示唆された。一方,1500μm/5μmのサイズを有するデバイスBは,素子スケールから予想される電流ジャンプ時のしきい値電圧3Vを実現した。この結果はVO_2の電流ジャンプが極サイズに基づくスケーリングによって制御できることを示すものであり、応用へ向けて重要な事項である。デバイスBに特徴的な結果として、パルス印加に対して抵抗値が段階的に変化する現象を観測した。これは、デバイスBの狭いキャツプ幅に対して、電流通路がマルチポス的に形成誘起されることを示唆するものであり、VO_2の電界抵抗変化が電極間の複数のバスを通して生じ,それぞれのバスがVO_2特有の物性に基づいて形成されるものであると考察された。
本年度の研究を通して,VO_2相転移薄膜を利用する電界印加の電極サイズに対するスケーリングの成立と高速な応答度及び安定したメモリー作用の持続を示したことで、VO_2をベースとする高速イッチング素子の研究開発の基礎を築くことができた。
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