• 研究課題をさがす
  • 研究者をさがす
  • KAKENの使い方
  1. 課題ページに戻る

2007 年度 実績報告書

光学近接効果を考慮した歩留まり最適レイアウト生成

研究課題

研究課題/領域番号 18560327
研究機関東京大学

研究代表者

池田 誠  東京大学, 大規模集積システム設計教育研究センター, 准教授 (00282682)

研究分担者 佐々木 昌浩  東京大学, 大規模集積システム設計教育研究センター, 助教 (50339701)
キーワードOPC / 網羅的セルレイアウト生成 / セルリーク電流最小化 / セル歩留まり / 焦点深度 / 露光時間 / クリティカルエリア
研究概要

本年度は研究計画に沿って、以下の観点から研究を進めた:
1.小規模パターン集合の試験シミュレーションによる提案評価基準の実証
2.提案評価基準によるセルレイアウトの評価
3.セルレイアウトパターンの試験露光による提案評価基準の実証
4.セルのOCPパタンによるリーク電流の変動とレイアウトの関係に関しての検証
光学シミュレーションとパタン転写に関する評価指標に関しては、パタン転写装置における焦点深度のずれ、露光時間ずれに対する許容値をもとに、セルの露光の歩留まりを求める手法を提案し、それに基づいてセルライブラリ内の各セルにおける網羅的なパタン中の歩留まり最適なレイアウトパタンの抽出および、従来のクリティカルエリア最小パタンに対する歩留まり向上の可能性を示した。
一方、近年大きな問題となっている論理セルにおけるリーク電流に関して、OPCがリーク電流に与える影響に関して、セルレイアウトの網羅的な生成により得られるOPCの描画パタンから各レイアウトにおけるリーク電流を求めることで、リーク電流を考慮することで低減が可能であることを示した。

  • 研究成果

    (5件)

すべて 2007

すべて 雑誌論文 (1件) (うち査読あり 1件) 学会発表 (4件)

  • [雑誌論文] Timing-Aware Cell Layout De-Compaction for Yield Optimization by Critical Area Minimization2007

    • 著者名/発表者名
      T. Iizuka, M. Ikeda and K. Asada,
    • 雑誌名

      IEEE Transactions on Very Large Scale Intergration(VLSI) Systems Vol.15,No.6

      ページ: 716-720

    • 査読あり
  • [学会発表] Datapath Delay Distributions for Data/Instruction Against PVT Variations in 90nm CMOS2007

    • 著者名/発表者名
      M. Ikeda, K. Ishi, T. Sokabe and K. Asada
    • 学会等名
      IEEE International Conference on Electronics, Circuits and Systems (ICECS)
    • 発表場所
      Marrakech, Morrocco
    • 年月日
      2007-12-12
  • [学会発表] Process Variation Aware Comprehensive Layout Synthesis for Yield Enhancement in Nano-Neter CMOS2007

    • 著者名/発表者名
      K. Kurihara, T. Iizuka, M. Ikeda and K. Asada
    • 学会等名
      IEEE International Conference on Electronics, Circuits and Systems (ICECS)
    • 発表場所
      Marrakech, Morrocco
    • 年月日
      2007-12-12
  • [学会発表] 40 Frames/sec 16×16 Temperature Probe Array using 90nm 1V CMOS for On line Thermal Monitoring on VLSI Chip2007

    • 著者名/発表者名
      M. Sasaki, T. Inoue, M. Ikeda and K. Asada
    • 学会等名
      IEEE Asian Solid-State Circuits Conference(A-SSCC)
    • 発表場所
      Jeju, Korea
    • 年月日
      2007-11-14
  • [学会発表] Analysis of Noise Margins Due to Device Parameter Variations in Sub-100nm CMOS Technology2007

    • 著者名/発表者名
      Z. Liang, M. Ikeda and K. Asada
    • 学会等名
      IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems (DDECS)
    • 発表場所
      Krakow, Poland
    • 年月日
      2007-04-11

URL: 

公開日: 2010-02-04   更新日: 2016-04-21  

サービス概要 検索マニュアル よくある質問 お知らせ 利用規程 科研費による研究の帰属

Powered by NII kakenhi