| 研究概要 |
今年度は,規則的な構造におけるばらつきの調査と検討を行なった.アレイの大きさを48x48としたFPGAの試作を行なった.CLBは,3mmx3mm角の領域に,規則的な形状で配置され,電源やクロックは最上層のメタルを用いてメッシュ状に配線し,クロックスキューやIRドロップなどによる変動要因を少なくするようにした.測定において,従来のLSIテスタ上での測定では1チップの測定に1日かかってしまう.卓上のFPGAボードを用いて高速な測定環境の構築を行ない,測定時間を24時間から,50分へと大幅に短縮することに成功した.
試作したチップのばらつきをFPGAの持つ再構成機能を利用したリングオシレータ(RO)の発振周波数により測定し,チップ内の変動成分はほぼ正規分布であることを確認した.その空間相関もほぼ0であった.チップ面積が大きくなった場合のチップ内のシステマティックばらつきを,ウェハ上の各チップのROの平均周波数を4次関数でフィッティングすることにより予測した.CLBアレイの面積を10mmとした場合のランダム成分とシステマティック成分の比は,約2.5:1とランダム成分が支配的である.
測定結果を用いて,簡単な回路の配線経路を変更することによる速度向上効果を実測した.5x5のCLBアレイの対角線上に初期の信号経路を取る.測定したリングオシレータの発振周波数の逆数を経路上のノードの遅延時間とする.この遅延時間をコストとして最短の経路を求める.チップの構造上右への遅延コストの見積もりが難しいため,右へのコストを0と仮定している.10チップ上に実装した810個の経路のうち45個のパスが遅くなってしまったものの,全体の94.5%のパスが速くなり,速度向上効果の平均は2.88%である.FPGAの回路要素であるLUT,パストランジスタなどから構成される最小のリングオシレータのチップ内ばらつきの標準偏差(σ=2.86%)とほぼ同じ程度の速度向上効果が得られた.
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