| 研究概要 |
昨年度は,48×48のアレイを有するFPGAの試作を行なった.CLBは,3mm×3mm角の領域に,規則的な形状で配置され,電源やクロックは最上層のメタルを用いてメッシュ状に配線し,クロックスキューやIRドロップなどによる変動要因を少なくするようにした.
本チップの測定結果より,ランダムで無相関なばらつきが支配的であることがわかった.このランダムばらつきを利用して,FPGAの歩留まりと速度を向上させるために,一旦すべてのチップに共通のコンフィグレーションを作成し,ばらつきに応じて,回路のクリティカルパスの配線経路を最適化する「クリティカルパス再構成手法」を採用することとした.ただし,従来用いられていた配線自由度(Fs)の低いスイッチブロックでは,クリティカルパスの再構成が困難である.ここでは,一般に用いられているFs=3をFs=6に増やしたスイッチを用いて,クリティカルパス再構成を行なうこととした.ベンチマーク回路に対して,クリティカルパス再構成を適用した結果,再構成により全体の分布が左によっており,速度が向上することがわかった.最適化前に50%の歩留まりであった点を見ると大きく歩留まりが向上している.ベンチマークのいくつかの回路に対して適用したところ,+3σの最悪遅延が,平均で2.58%向上し,最適化前と比べて歩留まりが30.13%向上した.また,あらかじめ複数のコンフィグレーションを作成する「複数コンフィグレーション」と比べて,クリティカルパス候補の数が多い回路に対して有効であることもわかった.提案手法は歩留まりを利用するため,歩留まりが大きければ,効果も大きくなる.
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